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电容串扰与漏电加剧带来的可靠性代价.docx
资料介绍
一、电容串扰与漏电的技术背景与成因
随着半导体工艺制程进入7nm及以下节点，先进封装技术走向3D堆叠，集成电路中电容密度持续提升，单位面积内电容数量呈指数级增长，电容串扰与漏电加剧已经成为影响芯片与电子系统可靠性的核心问题之一。电容是集成电路、模拟电路、功率电子系统中最基础的无源元件之一，承担储能、滤波、耦合、去耦等核心功能，其性能稳定性直接决定整个系统的运行可靠性。电容串扰指相邻电容之间通过寄生电容、寄生电阻产生的信号耦合现象，当两个或多个电容物理间距缩小，介质层厚度降低，彼此的电场会发生交叠，进而导致一个电容的电压或电荷变化耦合到相邻电容上，干扰目标电容的正常工作状态。漏电则是指电容介质无法实现完全的电荷隔离，存在微弱的漏电流从电容的一个极板流向另一个极板，或是通过衬底、互连层流向其他节点，漏电加剧即漏电流的幅度超出设计阈值，引发不必要的功率损耗与电荷漂移。
从技术演进的角度看，电容串扰与漏电加剧本质上是摩尔定律延续带来的必然结果：一方面，为了提升芯片集成度，降低互连延迟，电容的尺寸不断微缩，相邻电容的中心间距从微米级缩小到纳米级，极板间的距离也随制程微缩不断降低，导致相邻电容之间的寄生耦合电容从fF级提升到十数甚至数十fF，耦合强度显著提升；另一方面，为了获得更高的电容密度，满足先进芯片去耦、模拟电路高精度电容阵列的需求，电容采用更高介电常数（k）的介质材料，同时介质层厚度不断减薄，当介质层厚度降低到几个纳米量级时，量子隧穿效应引发的漏电流会呈指数级增长，同时介质层的缺陷密度也会随厚度减薄上升，进一步加剧漏电。在3D堆叠封装中，垂直方向堆叠的电容之间距离更近，层间介质更薄，串扰与漏电问题比平面工艺更加突出。
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