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存储芯片的DFT可测试性设计BIST与边界扫描技术.docx

更新时间：2026-08-20 08:05:59 大小：37K 上传用户：江岚查看TA发布的资源 标签：存储芯片DFTBIST边界扫描March算法JTAG 下载积分：2分 评价赚积分 （如何评价?） 打赏 收藏 评论(0) 举报

资料介绍

存储芯片的DFT可测试性设计：BIST与边界扫描技术

1 引言

可测试性设计（DFT）是存储芯片设计中的关键环节，通过在芯片内部集成测试电路，实现制造测试和在线自检。BIST（内置自测试）和边界扫描是存储芯片DFT的两大核心技术。BIST自动执行测试算法，无需外部ATE；边界扫描通过JTAG接口访问内部测试电路，支持芯片级和系统级测试。本章系统分析存储芯片的DFT架构、BIST算法和边界扫描实现。

2 BIST技术

2.1 算法

BIST控制器执行March算法测试存储单元。March C-算法包含6个March元素，可检测SAF、TF、AF和CF等故障模型。

2.2 架构

BIST控制器包含测试模式生成器、地址生成器、数据比较器。测试结果通过Pass/Fail信号输出，或通过扫描链输出详细故障信息。

3 边界扫描

3.1 JTAG接口

边界扫描通过JTAG接口（TDI、TDO、TCK、TMS）访问内部测试电路。在HBM中，JTAG接口用于测试堆叠芯片的互连。

3.2 测试访问端口

TAP控制器管理测试指令和数据的传输。在3D堆叠中，各层芯片的JTAG链串联，实现统一的测试访问。

4 冗余修复

4.1 熔丝编程

BIST检测到失效单元后，通过熔丝编程将冗余行/列替换失效单元。熔丝编程在晶圆级测试中完成。


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