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无置数端+有置数端可变模计数器Cyclone4E FPGA设计Verilog逻辑源码Quartus工

更新时间：2021-08-23 11:01:15 大小：280K 上传用户：xzxbybd查看TA发布的资源 标签：计数器cyclone4efpgaverilog 下载积分：9分 评价赚积分 （如何评价?） 打赏 收藏 评论(0) 举报

资料介绍

无置数端+有置数端可变模计数器Cyclone4E FPGA设计Verilog逻辑源码Quartus工程文件， Quartus软件版本11.0, FPGA型号为CYCLONE4E系列中的EP4CE6E22C8,可以做为你的学习设计参考。       

module cnt_kb_1(clk,clr,m,q);

input clk,clr;//输入时钟，清零端（1有效）

input[6:0] m;//模值输入端，m只能由小到大变化，否则出错

output[6:0] q;//计数输出端


reg[6:0] q;//计数输出端寄存器

reg[6:0] md;//7位md寄存器


always@(posedge clk)//时钟上升沿触发

begin

md<=m-7'b1;//将m减1赋予md

if(clr)//判断clr是否有效

begin

q<=0;//q清零

end

else//当清零端无效时候

if(q==md)//判断q是否等于        

image.png

部分文件列表

文件名大小
可变模计数器/
可变模计数器/无置数端/
可变模计数器/无置数端/cnt_kb_1.done
可变模计数器/无置数端/cnt_kb_1.flow.rpt7KB
可变模计数器/无置数端/cnt_kb_1.map.rpt
可变模计数器/无置数端/cnt_kb_1.map.summary
可变模计数器/无置数端/cnt_kb_1.qpf1KB
可变模计数器/无置数端/cnt_kb_1.qsf3KB
可变模计数器/无置数端/cnt_kb_1.qws1KB
可变模计数器/无置数端/cnt_kb_1.sim.rpt
可变模计数器/无置数端/cnt_kb_1.v1KB
...

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