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同步十位减法计数器Cyclone4E FPGA设计Verilog逻辑源码Quartus工程文件 Q

更新时间：2021-08-23 10:54:37 大小：124K 上传用户：xzxbybd查看TA发布的资源 标签：计数器cyclone4efpgaverilog 下载积分：9分 评价赚积分 （如何评价?） 打赏 收藏 评论(0) 举报

资料介绍

同步十位减法计数器Cyclone4E FPGA设计Verilog逻辑源码Quartus工程文件, Quartus软件版本11.0, FPGA型号为CYCLONE4E系列中的EP4CE6E22C8,可以做为你的学习设计参考。                                                                                                  

module cnt_jf(clk,rst,q);

input clk; //输入时钟

input rst; //输入复位信号，高电平有效

output[3:0] q; //输出计数端


reg[3:0] q; //输出计数端寄存器


always@(posedge clk) //时钟上升沿触发

begin

if(rst) //判断rst是否有效

begin

q<=0; //q清零

end

else if(q==4'b0000) //q是否等于0

begin

q<=4'b1001; //q置9

end

else

begin

q<=q-4'b1; //q自减1

image.png

部分文件列表

文件名大小
减法计数器/
减法计数器/cnt_jf.done
减法计数器/cnt_jf.flow.rpt7KB
减法计数器/cnt_jf.map.rpt
减法计数器/cnt_jf.map.summary
减法计数器/cnt_jf.qpf1KB
减法计数器/cnt_jf.qsf3KB
减法计数器/cnt_jf.qws1KB
减法计数器/cnt_jf.sim.rpt
减法计数器/cnt_jf.v1KB
减法计数器/cnt_jf.v.bak1KB
...

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