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Cyclone4E FPGA设计4位串入串出移位寄存器Verilog逻辑源码Quartus工程文件
资料介绍
Cyclone4E FPGA设计4位串入串出移位寄存器Verilog逻辑源码Quartus工程文件， Quartus软件版本11.0, FPGA型号为CYCLONE4E系列中的EP4CE6E22C8,可以做为你的学习设计参考。
module yw_reg(clk,dout,din);
input clk; //输入时钟
input din; //输入数据
output dout; //输出数据
reg dout; //输出数据寄存器
reg[3:0] q; //四位寄存器
always@(posedge clk) //clk的上升沿触发
begin
q[0]<=din; //把输入放入q寄存器的第一位
q[3:1]<=q[2:0]; //把q寄存器的1到3位赋予2到4位
dout<=q[3]; //把q的第四位赋予输出寄存器
部分文件列表
| 文件名 | 大小 |
| 4位串入串出移位寄存器/ | |
| 4位串入串出移位寄存器/db/ | |
| 4位串入串出移位寄存器/db/logic_util_heursitic.dat | |
| 4位串入串出移位寄存器/db/prev_cmp_yw_reg.map.qmsg | 3KB |
| 4位串入串出移位寄存器/db/prev_cmp_yw_reg.qmsg | 4KB |
| 4位串入串出移位寄存器/db/prev_cmp_yw_reg.sim.qmsg | 4KB |
| 4位串入串出移位寄存器/db/wed.wsf | 2KB |
| 4位串入串出移位寄存器/db/yw_reg.(0).cnf.cdb | 1KB |
| 4位串入串出移位寄存器/db/yw_reg.(0).cnf.hdb | 1KB |
| 4位串入串出移位寄存器/db/yw_reg.cbx.xml | |
| 4位串入串出移位寄存器/db/yw_reg.cmp.rdb | 5KB |
| ... | |
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