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CMOS运放的优化设计.
资料介绍
集成电路的诞生至今已有四十年了,1958年美国德州仪器公司(TI)研制成功世界上第一块数字集成电路,由此宣告电子工业进入了集成电路时代。近年来,集成电路产业方兴未艾,目前已经发展到系统级芯片(SOC)阶段。随着CMOS工艺的进步,CMOS电路由于其低成本、低功耗以及速度的不断提高,已经成为集成电路工艺的主流。虽然目前数字电路飞速发展,数字信号的优越性在通信等领域得到了淋漓尽致的体现,DSP芯片得到了广泛的应用,受到了市场的追捧。由于自然界本身的信号基本上都是模拟的,所以模拟电路作为SOC的一部分,作为数字处理芯片与真实世界的接口,已经显示出其突出的重要性。而且,模拟电路由于其设计的复杂性,成为整个系统级芯片设计的瓶颈,而运放作为模拟电路最重要最通用的模块,其设计一般包括以下几个步骤:确定设计要求:设计或综合:仿真:几何版图设计:版图后仿真;流片;测试[2]。本文中对于运放的设计只完成前三个步骤。即在确定运放设计规范要求的基础上,通过分析性能参数与品体管几何参数的关系,计算出各品体管的宽长比,进而通过hspice软件仿真,确定设计的可行性。在设计中,为使设计得到的运放能够在稳定工作并且符合设计要求,还涉及到相位补偿、共模负反馈等问题。
本文一共四章,第一章为运放设计的概述,第二章详细介绍单端输出的二级运放的设计仿真过程,第三章介绍全差分输入双端输出运放的设计和仿真,第四rommsotoorm章是关于运放设计的总结和分析。
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