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CMOS工艺的10位逐次逼近型模数转换器设计
资料介绍
随着现代通信系统、便携式消费电子和汽车电子等应用领域的不断发展，促使高性能、低功耗、低成本的SOC成为当今集成电路设计的主要趋势。SOC的发展要求ADC、其它模拟电路与DSP集成在一个芯片上，本论文的目的是设计一款中等精度、低功耗、小尺寸的ADC来满足SOC的发展需求。
本文基于CMOS工艺对10位精度逐次逼近型ADC的主要功能模块进行了设计。为了消除失调，在预放大锁存比较器中使用了失调自校准技术，采用Cadence软件对电路进行了仿真，结果表明比较器增益达到85dB，分辨能力达0.28mV，功耗为0.14mW，达到了高速、高精度、低功耗的性能要求。采用高6位的二进制权重电容阵列和低4位的电阻阵列的组合结构，设计了一种改进的电荷重分配型DAC，减小了非线性误差，降低了电容匹配性要求。完成了DAC的仿真分析，结果表明该电路具有速度快、线性好的特点。讨论了电容和电阻的失配对DAC非线性的影响，给出了提高DAC性能的设计原则。基于混合信号集成电路版图设计的考虑，完成了逐次逼近型ADC核心电路的版图设计，版图面积为957um×849um。
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| 基于CMOS工艺的10位逐次逼近型模数转换器设计.pdf | 5M |
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