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基于Altera Quartus II的模块化 FPGA设计应用
资料介绍
基于Altera Quartus II的模块化 FPGA设计应用
和 ISE 不一样，QII 代码的模块化视图并不是你把子模块例化到顶层模块以
后立马就能在工程代码窗口看到一个清晰的层次图。而是必须在你编译后才能够
看到层次化的视图。
我在这里列举一个串口通信（实验 10）的实例：
编写完该 HDL 的代码，还没有编译，此时在Project Navigator 窗口中只有顶
层模块my_uart_top。
顶层模块如下（详细的注释代码请参考相关实验）：
////////////////////////////////////////////////////////////////////////////////
module my_uart_top(
clk,rst_n,
rs232_rx,rs232_tx
);
input clk;
input rst_n;
input rs232_rx;
output rs232_tx;
wire bps_start1,bps_start2;
wire clk_bps1,clk_bps2;
wire[7:0] rx_data;
wire rx_int;
////////////////////////////////////////////
speed_select speed_rx(
.clk(clk),
.rst_n(rst_n),
.bps_start(bps_start1),
.clk_bps(clk_bps1)
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| 基于Altera_Quartus_II的模块化设计应用.pdf | 79K |
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