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流水线ADC中采样保持电路的研究与设计

更新时间：2019-10-04 10:55:04 大小：15M 上传用户：sun2152查看TA发布的资源 标签：adc采样保持电路 下载积分：1分 评价赚积分 （如何评价?） 打赏 收藏 评论(0) 举报

资料介绍

在数字电路处理速度极大提高的情况下，如何快速采样模拟信号并对其进行量化，是系统能否快速处理的一个关键环节。采样保持电路是实现从模拟到数字的接口，其性能高低决定了整个模数转换器的精度与速度。采样保持（S/H）电路作为高速高分辨率流水线型模数转换器中的重要模块一直是模拟混合信号领域的重点研究内容之一。本文基于Chartered 0.18um，1.8V电源电压CMOS工艺，研究和设计一个适用于峰峰值为2V的差分输入信号，分辨率为14bit，转换速率为100MHz流水线型模数转换器中的采样保持电路。

文中首先根据采样保持电路的基本理论，详细分析了采样开关的非理想效应以及采保运放的性能参数对电路精度和速度的影响；然后在上述理论分析的基础上结合具体系统要求进行采样保持电路设计，包括电荷重分配式采样保持电路总体电路的设计和各模块电路设计：开关电容的选取、栅压自举开关、运算放大器、偏置电路和共模负反馈电路，其中重点设计了带增益提升技术的运算放大器，电路设计完成后进行了相关的版图设计；由于采样保持电路需要在两相非交叠时钟下工作，论文最后设计了两相非交叠时钟产生电路。

利用Hspice和Spectre对相关电路进行了仿真。仿真结果表明，在采样保持电路的输入端施加差分电压0.5V和-0.5V，时钟频率为100MHz，此时保持相输出信号最终值在（999.97mV，1.00003V）之间，与理想电压的误差为0.03mV，达到了14位的精度要求。在输入共模电压为1V，单端信号幅度为0.5V，对频率为48.83MHz的正弦波输入信号进行非相干采样，当时钟采样频率为100MHz时，采样保持电路的无杂散动态范围（SFDR）为94.9dB，SNR为91dB，基本满足目标ADC的系统要求。


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