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牛人分享 ▏参与流片是一种怎样的体验！
资料介绍
所有项目的前期都是阳光明媚，四五月我时常和师弟们在校园的树荫下手握可乐，一边谈风和日丽，一边目光保护文学科的学妹们来来往往。研究室里也欢声笑语常在，我问学弟们Verilog 写到哪了，他们问我架构定下了吗，我问助教什么制程die size 多大，然而大家都不知道，互道还早还早，相视一笑哈哈哈。转眼六月，boss 已经决定将后端外包，我们大松了口气。之前有过两次自己layout 失败的经验。
第一次，我们画了几个月手动layout 了自己的logic cell， 包装成cell 导入自动layout 流程，结果到了deadline 整体DRC 也没通过，最后只装了几个简单的测试电路，但好在关键数据都顺利测得。另一次和一家知名日企合作，使用了他们实验性的FeRAM 替代FPGA 的SRAM，芯片回来，一个学生测试了半年也没有任何反应。现在回想起那个学生的无数个日夜，在灯光下独自一人尝试和一块石头交谈，依然慨。学校里自己手动layout，多是模拟的同学。学校和企业不同，学生来去太快，很难沉淀下layout 这种要求多年经验的手工艺。
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