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基于可重构阵列架构的强化学习计算引擎
资料介绍
现有神经网络处理器已广泛应用于计算机视觉、自然语言处理等领域。然而，现有片上加速方案对控制领域的强化学习算法支持较少，而基于神经网络的强化学习是智能系统决策技术的核心。该文采用可重构阵列体系结构，通过片上配置、动作与奖励存储的系统设计方案，可实现多种神经网络算法的灵活部署，并支持强化学习使用模式。基于 65 nm CMOS 工艺的逻辑综合结果显示，处理器主频为 200 MHz 时，计算模块面积仅需 0.32 mm2，计算功率约 15.46 mW。
随着人工智能算法的快速发展与计算机硬件技术的进步，深度学习在智能系统感知与决策领域的广泛应用已逐渐变为现实[1]。当今深度学习算法的实现依赖基于中央处理器(CPU)与图形处理器(GPU)的计算平台，在其上运行神经网络计算的功耗庞大，计算时间较慢，给在物联网终端部署神经网络带来了较大挑战。为解决计算能力与功耗的问题，近年来工业界在定制人工智能处理器领域进行了广泛的探索，出现了诸如谷歌TPU、英特尔 Mobileye、寒武纪、深鉴科技等神经网络加速引擎的设计方案。现有大部分设计均是针对视觉、语音等感知算法的片上部署，而对智能系统决策技术的片上加速实现支持较少。然而，随着基于深度强化学习(Deep Reinforcement Learning)的 AlphaGo、DeepMind Atari 等智能体获得巨大成功，监督学习与强化学习的有机结合在智能系统中的意义愈发重大。可以预见，未来智能系统将具备感知、决策和执行一体化的能力[2,3]，并可以独立于主机进行训练与演化。因此，设计具备可重构能力并支持监督学习和深度强化学习的神经网络计算引擎成为下一代人工智能硬件设计的重要课题。
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