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Verilog HDL简介

更新时间：2019-08-30 10:26:31 大小：86K 上传用户：whlong查看TA发布的资源 标签：Verilog HDL 下载积分：2分 评价赚积分 （如何评价?） 打赏 收藏 评论(0) 举报

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第1章 简 介  
本章介绍Verilog HDL 语言的发展历史和它的主要能力。  
.11 什么是Ver i l og HDL ？  
Veril og HDL 是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的  
数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之  
间。数字系统能够按层次描述，并可在相同描述中显式地进行时序建模。  
Verilog HDL 语言具有下述描述能力：设计的行为特性、设计的数据流特性、设计的结构  
组成以及包含响应监控和设计验证方面的时延和波形产生机制。所有这些都使用同一种建模  
语言。此外，Veril og HDL 语言提供了编程语言接口，通过该接口可以在模拟、验证期间从设  
计外部访问设计，包括模拟的具体控制和运行。  
Verilog HDL 语言不仅定义了语法，而且对每个语法结构都定义了清晰的模拟、仿真语义。  
因此，用这种语言编写的模型能够使用V e r i 仿l 真o 器g 进行验证。语言从C 编程语言中继承了多  
种操作符和结构。Veril og HDL 提供了扩展的建模能力，其中许多扩展最初很难理解。但是，  
Veril og HDL 语言的核心子集非常易于学习和使用，这对大多数建模应用来说已经足够。当然 ,  
完整的硬件描述语言足以对从最复杂的芯片到完整的电子系统进行描述。  
.12 历史  
Veril og HDL 语言最初是于1 9 8年3由Gat eway Design Aut omat ion 公司为其模拟器产品开  
发的硬件建模语言。那时它只是一种专用语言。由于他们的模拟、仿真器产品的广泛使用，  
Verilog HDL 作为一种便于使用且实用的语言逐渐为众多设计者所接受。在一次努力增加语言  
普及性的活动中，Veril og HDL 语言于1 9 9年0被推向公众领域。 Open Veril og I nt ernat ional  
（O VI）是促进Ve r i 发l 展o 的g 国际性组织。1 9 9年2， O VI决定致力于推广Veril og OVI 标准成为  
I
E 标E 准E 。这一努力最后获得成功， Veril og 语言于1 9 9年5成为I E 标E 准E ，称为I EEE S t d  
1 3 6－14 9 9。5完整的标准在V e r i 硬l 件o 描g 述语言参考手册中有详细描述。  
.13 主要能力  
下面列出的是V e r i 硬l 件o 描g 述语言的主要能力：  
• 基本逻辑门，例如and 、or和nand 等都内置在语言中。  
• 用户定义原语（U D P）创建的灵活性。用户定义的原语既可以是组合逻辑原语，也可以  
是时序逻辑原语。  
• 开关级基本结构模型，例如pm os和nm os等也被内置在语言中。  
Gat eway Design Aut omat ion公司后来被Cad enc e Design S yst em公s 司收购。  

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