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0．0068mm2自校准电路在锁相环中的应用

更新时间：2020-05-15 07:58:50 大小：284K 上传用户：songhuahua查看TA发布的资源 标签：自校准电路锁相环 下载积分：3分 评价赚积分 （如何评价?） 打赏 收藏 评论(0) 举报

资料介绍

提出了一种可供CMOS锁相环使用的自由调整的自校准技术。与传统的自校准技术相比，新的自校准方案不需要使用参考电压源，而且自校准过程内嵌在锁相环的锁定过程中，所以新的自校准方案减少了芯片的面积：与自校准有关电路的面积只有0．0068mm^2。所设计的PLL采用0．13μm CMOS工艺，工作频率范围在25～700MHz之间。测试表明，当压控振荡器工作在700MHz的时候，其8倍降频之后的87．5MHz输出信号的相位噪音在1MHz频率偏移处为-131dBc／Hz。

A phase locked loop （PLL） using a free-running self-calibration technique is reported. The proposed self- calibration operation is performed during the process of the normal PLL lock period without requiring a voltage-reference block. The new scheme benefits reducing chip area. The area interrelated to calibration circuits is only 0. 0068 mm^2. The PLL is designed and implemented using SMIC 0.13 μm complementary metal oxide semiconductor （CMOS） process and the measured PLL lock-in frequency range is 25-700 MHz. The phase noise of the output clock at 87.5 MHz is - 131 dBc/ Hz at 1 MHz offset, while the voltage-controlled-oscillator （VCO） is at 700 MHz.

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