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FPGA的数字钟（搭建的仿真）

更新时间：2026-09-03 16:51:41 大小：3M 上传用户：有理想666查看TA发布的资源 标签：FPGA数字钟仿真Verilog数码管显示 下载积分：9分 评价赚积分 （如何评价?） 打赏 收藏 评论(0) 举报

资料介绍

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基于FPGA的数字钟仿真系统功能描述

本设计以FPGA为核心，采用硬件描述语言实现时、分、秒计时与手动校时功能的数字电子钟，在仿真平台搭建测试电路验证。系统由时钟分频、计时计数、校时控制、数码管显示模块组成，模块化设计、可移植性强，适用于FPGA数字系统设计教学。

一、系统总体功能

系统以FPGA 50MHz晶振为时钟，经分频产生1Hz秒脉冲，驱动秒、分、时三级计数器级联计时，输出24小时制时间。六位数码管动态显示"时时-分分-秒秒"，独立按键实现时、分校时与清零。仿真中搭建Testbench，通过输入激励观测各模块输出波形，验证计时、进位、校时与显示逻辑。

二、时钟分频模块

计数器式分频器对50MHz时钟分频。内部计数器累计上升沿，计数达25000000时输出翻转并清零，得到1Hz秒脉冲作为计时使能。同时分频产生1kHz扫描时钟用于数码管动态显示，确保无闪烁。分频参数通过泛型灵活配置，适配不同晶振，模块独立性强。

三、计时计数模块

秒、分、时三级计数器均BCD码计数，秒与分六十进制（00-59），时二十四进制（00-23）。每级含使能、进位输出与异步清零端，秒在1Hz脉冲下计数，秒进位触发分，分进位触发时，时满24清零。各级输出4位BCD码送显示，进位逻辑准确，仿真可观测进位脉冲与计数变化。

四、校时控制模块

设置时调整、分调整、清零三个独立按键，经消抖产生稳定脉冲。按下时调整键小时快速加1校准，按下分调整键分钟快速加1，清零键将时分秒复位为00。校时期间计时暂停，松开后恢复正常走时。仿真中通过按键激励模拟手动操作，观测校时响应与计数变化，验证校时逻辑可靠。

五、数码管显示模块

六位共阳七段数码管，1kHz扫描时钟依次选通各位，时、分、秒BCD码经七段译码器转换为段码输出。显示格式"时时-分分-秒秒"，中间小数点作分隔符常亮。动态扫描利用视觉暂留实现六位同时显示，无闪烁，数字清晰。仿真中观测段码与位选信号时序，验证译码与扫描逻辑正确，显示与计数一致。

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