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  • VerilogHDL源代码

    大小：4M 更新时间：2015-06-06 下载积分：2分

    基于Xilinx ISE13.2 软件下，使用VerilogHDL语言编写的fifo代码，若有问题请多指点

    标签：ISE13.2fifoRAM

  • ISE中Xilinx全局时钟系统的设计-经验之谈

    大小：51K 更新时间：2015-05-11 下载积分：1分

    在XilinxFPGA中，时钟网络分为两类：全局时钟网络和I/O区域时钟网络。以全铜工艺实现的全局时钟网络，加上专用时钟缓冲与驱动结构，从而可使全局时钟到达芯片内部所有的逻辑可配置单元，且I/O单元以及块RAM的时延和...

    标签：ISE中Xilinx时钟系统设计
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yangtang

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