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  • 基于Protel99SE的PLD设计

    大小:119K更新时间:2018-10-15下载积分:2分上传用户:sun2152

    目前,PLD已成为现代数字系统设计的主要手段。传统的编程技术是将PLD器件插在编程器上进行编程,而“在系 统可编程” (ISP)逻辑器件的问世,将可编程逻辑器件的优越性发挥到了极致。它允许用户“在系统中”编程和修改逻...

    protel99sepld

  • PLD与数字系统设计创新报告

    大小:325K更新时间:2018-10-15下载积分:1分上传用户:sun2152

    实验要求    使用Xilinx公司的Spartan3S 400AN开发板上的相关模块,利用ISE开发软件完成数字密码锁的设计,要求实现如下功能:    (1)在LED数码管上显示分钟和秒,最长的计时时间为59:59。   (2)自定...

    pld数字系统设计

  • pld设计方法

    大小:1M更新时间:2018-10-15下载积分:1分上传用户:sun2152

    实验目的  我们分别采用VHDL、Verilog-HDL和原理图输入方式设计一个简单的三人表决器,,并下载到PLD实验板进行实际运行。  三人表决器的功能描述:三个人分别用手指拨动开关SW1、SW2、SW3来表示自己的意愿,如果...

    pld设计

  • Verilog语法标准

    大小:3M更新时间:2018-09-25下载积分:2分上传用户:sailing87

    此资料是Verilog HDL语言书写的标准,每条语言用途和用法都可以准确的查到,并有详细的说明,读懂语法,能很好的应用于设计,将自己的设计思路和思想实现出来,还可以指导设计,如何优化语言的书写,达到优化设计的...

    verilog语法

  • 基于verilogHDL的DES加密算法设计及仿真验证

    大小:899K更新时间:2018-09-15下载积分:1分上传用户:sun2152

    DES加密算法是一个对称加密算法,加解密使用相同的密钥,使用异或、代换、置换、移位四种运算方法。DES加密算法明文按每64位为一组进行分组,密钥也为64位,实际上用到的密钥为56为,其中8位((64位中每8位都有一个奇...

    veriloghdldes加密算法仿真

  • Verilog-HDL高级程序设计举例

    大小:1M更新时间:2018-09-15下载积分:1分上传用户:sun2152

    一个四位串行加法器由4个全加器构成。全加器是串行加法器的子模块,而全加器是由基本的逻辑门构成,这些基本的逻辑门就是所说的叶子模块。这个设计中运用叶子模块(基本逻辑门)搭建成子模块(全加器),再用子模块...

    Verilog-HDL程序设计

  • 使用Verilog-HDL设计2位-16进制计数器

    大小:50K更新时间:2018-09-15下载积分:0分上传用户:sun2152

    实验目的:         学习计数器的设计、仿真和硬件测试方法。 实验内容及步骤:         1.使用Verilog HDL设计2位 16进制计数器,由DE2的KEY0输入计数值,在HEX1,HEX0上显示计数值。     ...

    Verilog-HDL计数器计数器

  • 通用串行异步收发器8251的VerilogHDL源代码

    大小:96K更新时间:2018-09-15下载积分:1分上传用户:sun2152

    通用串行异步收发器8251的VerilogHDL源代码,希望对大家有所帮助

    Verilog-HDL源代码串行异步收发器

  • Verilog中条件编译命令-`ifdef、`else、`endif-用法

    大小:46K更新时间:2018-09-15下载积分:1分上传用户:sun2152

    一般情况下,Verilog HDL源程序中所有的行都参加编译。但是有时候希望对其中的一部份内容只有在条件满足的时候才进行编译,也就是对一部分内容指定编译的条件,这就是“条件编译”。有时,希望当满足条件时对一组语...

    verilog编译

  • 数字系统设计与Verilog-HDL(第4版)[王金明][电子教案]-l第1章

    大小:1M更新时间:2018-09-15下载积分:0分上传用户:sun2152

    将较高层次的设计描述自动转化为较低层次描述的过程◆行为综合:从算法表示、行为描述转换到寄存器传输级(RTL)◆逻辑综合:RTL级描述转换到逻辑门级(包括触发器)◆版图综合或结构综合:从逻辑门表示转换到版图表...

    数字系统Verilog-HDL

  • 以太网物理层关键技术的 Verilog HDL实现课件

    大小:184K更新时间:2018-09-15下载积分:0分上传用户:sun2152

    以太网作为一种局域网基本介质接入技术,近年来得到迅速的应用发展。以太网的应用范围广泛从公司、企业的局域网甚至到小区、大楼的网络都在采用以太网技术。所以关于以太网的研究和应用成为目前热点,多数公司都有各...

    Verilog-HDL以太网

  • 集成电路设计-基于Verilog-HDL的时序电路设计

    大小:918K更新时间:2018-09-15下载积分:1分上传用户:sun2152

    本文首先介绍了同步时序逻辑电路一般设计步骤,然后在理解和掌握同 步二进制计数器原理的基础上,采用传统的设计方法设计出了一个同步四位二进制加法计数器,并且运用软件对四位二进制计数器进行了仿真,根据仿真结果...

    集成电路电路时序Verilog-HDL

  • 中文版Verilog-HDL简明教程:第5章-门电平模型

    大小:42K更新时间:2018-09-15下载积分:1分上传用户:sun2152

    第一个门实例语句是单元名为A1、输出为Out1、并带有两个输入In1和In2的两输入与门。第二个门实例语句是四输入与门,单元名为RBX,输出为Sty,4个输入为Rib、Bro、Qit和Fix。第三个门实例语句是异或门的具体实例,没...

    Verilog-HDL教程

  • Verilog HDL的ADC0809采样控制器设计

    大小:317K更新时间:2018-09-15下载积分:2分上传用户:sun2152

    基于Verilog HDL的ADC0809采样控制器设计

    Verilog-HDLadc0809采样控制器

  • 为什么在Verilog-HDL设计中一定要用同步而不能用异步时序逻辑

    大小:24K更新时间:2018-09-15下载积分:1分上传用户:sun2152

    同步时序逻辑是指表示状态的寄存器组的值只可能在唯一确定的触发条件发生时刻改变。只能由时钟的正跳沿或负跳沿触发的状态机就是一例。always @(posedge clock) 就是一个同步时序逻辑的触发条件, 表示由该always...

    Verilog-HDL时序

  • Verilog-HDL-数字系统设计及实践-第6章-行为级仿真模型建模

    大小:676K更新时间:2018-09-15下载积分:1分上传用户:sun2152

    在运行真实芯片时,芯片的各个时间参数和我们真实生活中使用的时间是相同的。在仿真的时候,我们也有自己的时间,这个时间是仿真器虚拟出来的,与真实的时间不一定相同。   复杂的电路行为往往在时间上有很强的前...

    Verilog-HDL仿真

  • verilog-hdl语言的多功能波形发生器设计

    大小:697K更新时间:2018-09-15下载积分:1分上传用户:sun2152

    本文主要探索了应用EDA灵活可重复编程和方便在系统重构的特性,以Verilog HDL为设计语言,将硬件功能以软件设计来描述,提高了产品的集成度,缩短开发周期。所设计的波形发生器可产生正弦波(sina_wave)、锯齿波(...

    Verilog-HDL波形发生器

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