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  • EDA简易电子琴设计

    大小:1M更新时间:2018-11-14 下载积分:0分 上传用户:sun2152

    一、 实验目的  使用VerilogHDL语言进行前端设计,并使用Quaruts软件在GW48-PK2实验上实现仿真,实现硬件电子琴。电子琴要求有8个音阶,使用外部时钟信号3MHz,能同步显示音阶。  二、设计要求  1、 设计一个...

    eda电子琴设计

  • 库卡机器人软件,高级自动化必须懂的

    大小:12M更新时间:2018-10-23 下载积分:2分 上传用户:lichengzhan

    非常不错的技术资料,高级自动化必须懂的

    机器人软件

  • 快速位同步时钟提取方案及实现

    大小:132K更新时间:2018-10-22 下载积分:2分 上传用户:sun2152

    在数字通信系统中,同步技术是非常重要的,而位同步是最基本的同步。位同步时钟信号不仅用于监测输入码元信号,确保收发同步,而且在获取祯同步、群同步及对接收的数字码元进行各种处理的过程中,也为系统提供了一个...

    CPLDFPGA位同步VHDL

  • EDA交通信号控制器VHDL的设计

    大小:252K更新时间:2018-10-18 下载积分:2分 上传用户:sun2152

    设计任务:模拟十字路口交通信号灯的工作过程,利用实验板上的 两组红、黄、绿LED作为交通信号灯,设计一个交通信号灯控制器。要求:  (1)交通灯从绿变红时,有4秒黄灯亮的间隔时间; (2)交通灯红变绿是直接进...

    eda交通信号控制器vhdl

  • PLD与数字系统设计课程实验报告

    大小:45K更新时间:2018-10-15 下载积分:1分 上传用户:sun2152

    (一)实验目的要求:  (1)掌握Verilog HDL用于数字逻辑系统的设计技术和方法。 (2)在LED数码管上显示分钟和秒,最长的计时时间为59:59。  (3)自定义清零按键,按下该按键,在液晶显示屏上显示的时间为00...

    pld数字系统设计课程实验

  • PLD设计实例

    大小:906K更新时间:2018-10-15 下载积分:1分 上传用户:sun2152

    本章中,我们将应用VHDL语言和电路原理图,在Altera公司的MAX+PLUS II软件平台上实现一些PLD设计实例。实例中所用的芯片是Altera公司可编程逻辑器件EPF10K10LC84-3,并将每一设计结果下载到杭州众和电子技术开发有...

    pld设计

  • pld设计方法

    大小:1M更新时间:2018-10-15 下载积分:1分 上传用户:sun2152

    实验目的  我们分别采用VHDL、Verilog-HDL和原理图输入方式设计一个简单的三人表决器,,并下载到PLD实验板进行实际运行。  三人表决器的功能描述:三个人分别用手指拨动开关SW1、SW2、SW3来表示自己的意愿,如果...

    pld设计

  • 32位MIPS-CPU-设计-实验报告

    大小:2M更新时间:2018-09-27 下载积分:1分 上传用户:sun2152

    主要设计思想:  A. 加法运算实现可以采用逐次进位、超前进位等结构,减法可以通过加法实现(参见见面理论课讲义或者前面实验);同时输出Z(结果为零)、V(结果溢出)、N (结果为 负)等标志位,注意有符号数和...

    mipscpu

  • MIPS指令集的32位RISC处理器逻辑设计

    大小:11M更新时间:2018-09-26 下载积分:1分 上传用户:sun2152

    本文还通过Quartus II 7.2中的Quartus II Time Quest Timing Analyzer软件,基于Altra公司的FPGA器件比较分析了所设计的3个版本CPU的性能。其中单周期CPU基于Altra公司的Cyclone III系列EP3C120F484C7器件综...

    mips指令risc处理器逻辑设计

  • 基于verilogHDL的DES加密算法设计及仿真验证

    大小:899K更新时间:2018-09-15 下载积分:1分 上传用户:sun2152

    DES加密算法是一个对称加密算法,加解密使用相同的密钥,使用异或、代换、置换、移位四种运算方法。DES加密算法明文按每64位为一组进行分组,密钥也为64位,实际上用到的密钥为56为,其中8位((64位中每8位都有一个奇...

    veriloghdldes加密算法仿真

  • Verilog-HDL高级程序设计举例

    大小:1M更新时间:2018-09-15 下载积分:1分 上传用户:sun2152

    一个四位串行加法器由4个全加器构成。全加器是串行加法器的子模块,而全加器是由基本的逻辑门构成,这些基本的逻辑门就是所说的叶子模块。这个设计中运用叶子模块(基本逻辑门)搭建成子模块(全加器),再用子模块...

    Verilog-HDL程序设计

  • 使用Verilog-HDL设计2位-16进制计数器

    大小:50K更新时间:2018-09-15 下载积分:0分 上传用户:sun2152

    实验目的:         学习计数器的设计、仿真和硬件测试方法。 实验内容及步骤:         1.使用Verilog HDL设计2位 16进制计数器,由DE2的KEY0输入计数值,在HEX1,HEX0上显示计数值。     ...

    Verilog-HDL计数器计数器

  • 通用串行异步收发器8251的VerilogHDL源代码

    大小:96K更新时间:2018-09-15 下载积分:1分 上传用户:sun2152

    通用串行异步收发器8251的VerilogHDL源代码,希望对大家有所帮助

    Verilog-HDL源代码串行异步收发器

  • Verilog中条件编译命令-`ifdef、`else、`endif-用法

    大小:46K更新时间:2018-09-15 下载积分:1分 上传用户:sun2152

    一般情况下,Verilog HDL源程序中所有的行都参加编译。但是有时候希望对其中的一部份内容只有在条件满足的时候才进行编译,也就是对一部分内容指定编译的条件,这就是“条件编译”。有时,希望当满足条件时对一组语...

    verilog编译

  • 数字系统设计与Verilog-HDL(第4版)[王金明][电子教案]-l第1章

    大小:1M更新时间:2018-09-15 下载积分:0分 上传用户:sun2152

    将较高层次的设计描述自动转化为较低层次描述的过程◆行为综合:从算法表示、行为描述转换到寄存器传输级(RTL)◆逻辑综合:RTL级描述转换到逻辑门级(包括触发器)◆版图综合或结构综合:从逻辑门表示转换到版图表...

    数字系统Verilog-HDL

  • 以太网物理层关键技术的 Verilog HDL实现课件

    大小:184K更新时间:2018-09-15 下载积分:0分 上传用户:sun2152

    以太网作为一种局域网基本介质接入技术,近年来得到迅速的应用发展。以太网的应用范围广泛从公司、企业的局域网甚至到小区、大楼的网络都在采用以太网技术。所以关于以太网的研究和应用成为目前热点,多数公司都有各...

    Verilog-HDL以太网

  • 集成电路设计-基于Verilog-HDL的时序电路设计

    大小:918K更新时间:2018-09-15 下载积分:1分 上传用户:sun2152

    本文首先介绍了同步时序逻辑电路一般设计步骤,然后在理解和掌握同 步二进制计数器原理的基础上,采用传统的设计方法设计出了一个同步四位二进制加法计数器,并且运用软件对四位二进制计数器进行了仿真,根据仿真结果...

    集成电路电路时序Verilog-HDL

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