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SPI总线常见错误
资料介绍
SPI总线常见错误
1SPR设定错误
在从器件时钟频率小于主器件时钟频率时，如果SCK的速率设得太快，将导致接收到的数据不正确（SPl接口本身难以判断收到的数据是否正确，要在软件中处理）。
整个系统的速度受三个因素影响：主器件时钟CLK主、从器件时钟CLK从和同步串行时钟SCK其中SCK是对CLK主的分频，CLK从和CLK主是异步的。要使SCK无差错无遗漏地被从器件所检测到，从器件的时钟CLK从必须要足够快。下面以SCK设置为CLK主的4分频的波形为例，分析同步串行时钟、主时钟和从时钟之间的关系。
如图1所示，当T从<Tsck/2，即T从<2T主时，无论主时钟和从时钟之间的相位关系如何，在从器件CLK从的上升沿必然能够检测到SCK的低电平，即SCK
=0的范围内至少包含一个CLK从的上升沿。
图2中，当T从≥TSCK/2=2T主时，在clks的两个上升沿都检测不到SCK的低电平，这样从器件就会漏掉一个SCK在某些相位条件下，即使CLK从侥幸能检测到SCK的低电平，也不能保证可以继续检测到下一个SCK只要遗漏了一个SCK就相当于串行数据漏掉了一个位，后面继续接收/发送的数据就都是错误的了。
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1 SPR设定错误
在从器件时钟频率小于主器件时钟频率时， 如果 SCK的速率设得太快， 将导致
接收到的数据不正确（ SPI 接口本身难以判断收到的数据是否正确，要在软件中
处理）。
整个系统的速度受三个因素影响： 主器件时钟 CLK主、从器件时钟 CLK从和同
步串行时钟 SCK，其中 SCK是对 CLK主的分频， CLK从和 CLK主是异步的。要使
SCK无差错无遗漏地被从器件所检测到，从器件的时钟 CLK从必须要足够快。下
面以 SCK设置为 CLK主的 4 分频的波形为例， 分析同步串行时钟、 主时钟和从时
钟之间的关系。
图 1 主从时钟和 SCK的关系
如图 1 所示，当 T 从<Tsck/2 ，即 T 从＜2T主时，无论主时钟和从时钟之间的
相位关系如何，在从器件 CLK从的上升沿必然能够检测到 SCK的低电平，即 SCK
＝0 的范围内至少包含一个 CLK从的上升沿。
图 2 中，当 T 从≥ TSCK/2＝2T主时，在 clk_s 的两个上升沿都检测不到 SCK
的低电平 , 这样从器件就会漏掉一个 SCK。在某些相位条件下，即使 CLK 从侥幸
能检测到 SCK的低电平，也不能保证可以继续检测到下一个 SCK。只要遗漏了一
个 SCK，就相当于串行数据漏掉了一个位，后面继续接收 / 发送的数据就都是错
误的了。
图 2 主从时钟和 SCK的关系
根据以上的分析， SPR和主从时钟比的关系如表 1 所列。
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