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FPGA电子秒表计时器verilog实验报告
资料介绍
一.实验任务及要求基本要求：电子秒表
1）可计时的范围0.00s~99.99s（显示用七段数码管，显示小数点）。
2）能够暂停，能够在计时结束使用灯光或者声音报警提示。
提高要求：PWM波产生器
1）可输出占空比按10%递进的PW（示波器测量查看）。
二.实验条件
实验板：Nexys4 DDR实验软件：ISE14.7，ModelSim三.预习要求
1.NEXYS4DDR开发板说明。
2.有限状态机。
3.数码管扫描显示。
四.实验原理1.电子秒表
设计框图
模块分析
1）分频模块（Divider.v）
将系统给定的100MHZ的频率通过分频模块变成100Hz的clk（用来计时）和4000Hz的clk_seg（用来扫描数码管）。
代码如下：
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| 文件名 | 大小 |
| FPGA电子秒表计时器verilog实验报告.pdf | 1M |
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（完整内容请下载后查看）华中科技大学
《电子线路设计、测试与实验》实验报告
用EDA技术设计多功能数字钟
实验名称：
院（系）： 电子信息与通信学院
专业班级：
姓名：
学号：
时间：
地点：
实验成绩：
指导教师：
2018 年 3 月 27 日
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