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一种基于FPGA实现的UART电路
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文档为一种基于FPGA实现的UART电路总结文档，是一份不错的参考资料，感兴趣的可以下载看看，，，，，，，，，，，，，
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杨英强: 一种基于
的
电路实现
UAR T
FPGA
一种基于
的
FPGA UART
电路实现
杨英强
南京邮电学院 电子工程系ꢀ江苏 南京ꢀ210003
(
)
摘ꢀ要:
即通用异步收发器, 传统上采用多功能的专用集成电路实现。但是在一般的使用中往往不需要完整的
UART
的功能, 比如对于多串口的设备或需要加密通讯的场合使用专用集成电路实现的
就不是最合适的。本设计使
UART
UART
用
的
器件, 只将
的核心功能嵌入到
UART FPGA
内部, 不但实现了电路的异步通讯的主要功能, 而且使电路
X ilinx
更加紧凑、稳定、可靠。
关键词: 通用异步收发器; 专用集成电路;
FPGA
器件;
FPGA
(
33817ꢀꢀꢀꢀꢀ文献标识码: ꢀꢀꢀꢀꢀ文章编号: 1004 373
X
VHDL
)
2005 12 082 03
中图分类号:
TP
B
Realization of a Sort of UART Based on FPGA
YAN G Yingqiang
(
)
China
,
,
,
210003,
Departm ent of Electronic Engineering N anjing U niversity of Po sts and Telecomm unications N anjing
(
)
:
-
,
Abs trac t The U niversal A synchronous T ransm itter UART is traditionally imp lem ented by m ulti functional A S IC but it
′
1
,
-
doesn t need to use w ho le function of UART on the mo st occasions Fo r examp le it is no t suitable fo r m ulti serial po rt devices o r
1
,
,
needs encryp tion comm unication occasions In this paper w e use FPGA of X ilinx to em bed the co re function of UART into it w hich
,
,
no t only achieves m ain asynchronous comm unication function of the w ho le circuit but also m akes the w ho le circuit mo re simp le
1
stable and reliable
:
;
;
;
Keyw ords UART A S IC FPGA VHDL
(
)
固定数据帧格式为: 开始位 1 低电平 、8 位数据位、偶
b
1ꢀ引ꢀ言
(
)
高电平 , 波特率可调。
b
校验、停止位
1
即通用异步收发器, 他广泛使用串行数据传
UART
输协议。
2ꢀ波特率发生模块[1 ]
功能包括微处理器接口、用于数据传输的
UART
(
)
、帧产生、奇偶校验、并串转换, 用于数
设计的
的接收和发送按照相同的波特率进
缓冲器
UART
行, 波特率可以通过接口模块的总线接口进行设置。
收发的每一个数据宽度都是波特率发生器输出的
Buffer
据接收的缓冲器、帧产生、奇偶校验、串并转换等。
UART
UART
的特点是一个字符接一个字符传输, 并且传送一个字符总
是以起始位开始, 以停止位结束, 字符之间没有固定的时
时钟周期的 16 倍, 即假定当前按照 9 600 ö进行收发,
b s
那么波特率发生器的输出时钟频率应该为 9 600× 16
。
Hz
(
间间隔要求。每一个字符的前面都有一位起始位 低电平,
假定提供的外部时钟为 116
, 可以很简单地通过
M Hz
)
逻辑值 0 , 字符本身由 5～ 8 位数据位组成, 接着字符后
总线写入不同的数值到波特率发生器保持寄存器, 然后用
计数器的方式生成所需要的各种波特率, 即分频器。计算
(
面是一位校验位, 最后是停止位 1 位, 或 1 位半, 或 2
)
位 , 停止位后面是不定长度的空闲位。停止位和空闲位都
(
)
公式为: 1 600 000ö 16× 所期望的波特率 - 1, 如果希
(
)
规定高电平 逻辑值 1 , 这样可以保证起始位开始处有一
望输出 10 000 的波特率, 可以得出从总线写入的数值
Hz
个下降沿。在一般的使用中往往不需要使用完整的
UART
功能, 比如对于多串口的设备或需要加密通讯的场合使用
就不是最合适的。如果设计上用到
(
)
(
)
。
H
为 1 600 000ö16× 10 000 - 1= 9 09
ö
FPGA CPLD
UART
器件, 那么就可以将所需要的
3ꢀ发送模块[2 ]
功能集成到
UART
FPGA
根据
协议的描述, 发送逻辑流程如图 1 所示。
UART
内部, 从而使整个设计更加紧凑、稳定、可靠。分析
UART
发送数据由接口模块控制, 接口模块给出
信号,
w rn
发送器根据此信号将并行数据锁存, 并通过发送保持寄存
器和发送移位寄存器发送并行数据。由计数器
的结构,
主要由数据总线接口、控制逻辑和状态接
UART
口、波特率发生器、发送和接收等部分组成。在本设计中,
no
_
bs
_
控制状态的转移, 即数据的发送, 计数值为 1 时, 数
sent
收稿日期: 2005 03 06
82
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