上传资源列表
-
Verilog设计小技巧
大小：109K 更新时间：2020-06-30 下载积分：2分
Verilog设计小技巧这是一个在设计中常犯的错误列表这些错误常使得你的设计不可靠或速度较慢为了提高你的设计性能和提高速度的可靠性你必须确定你的设计通过所有的这些检查可靠性 **为时钟信号选用全局时钟缓冲器BUFG...
-
HuaWei Verilog FPGA 设计约束条件
大小：111K 更新时间：2020-06-30 下载积分：2分
HuaWei Verilog FPGA 设计约束条件第1部分：命令规则每个文件只包含一个module，module名要小写，并且与文件名保持一致除parameter外，信号名全部小写，名字中的两个词之间用下划线连接由parameter定义的常量要求...
-
fpga问题集锦
大小：147K 更新时间：2020-06-30 下载积分：2分
编程逻辑器件设计技巧1. 什么是.scf？答：SCF文件是MAXPLUSII的仿真文件, 可以在MP2中新建. 1． 用Altera_Cpld作了一个186（主CPU）控制sdram的控制接口, 发现问题：要使得sdram读写正确, 必须把186(主CPU)的cl...
-
Altera FPGA和CPLD 设计学习笔记
大小：44K 更新时间：2020-06-30 下载积分：2分
Altera FPGA和CPLD 设计学习笔记1、硬件设计基本原则(1)、速度与面积平衡和互换原则：一个设计如果时序余量较大，所能跑的频率远高于设计要求，能可以通过模块复用来减少整个设计消耗的芯片面积，这就是用速度优势换...
-
