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为什么在Verilog-HDL设计中一定要用同步而不能用异步时序逻辑
大小：24K 更新时间：2018-09-15 下载积分：1分
同步时序逻辑是指表示状态的寄存器组的值只可能在唯一确定的触发条件发生时刻改变。只能由时钟的正跳沿或负跳沿触发的状态机就是一例。always @(posedge clock) 就是一个同步时序逻辑的触发条件, 表示由该always...
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Verilog-HDL-数字系统设计及实践-第6章-行为级仿真模型建模
大小：676K 更新时间：2018-09-15 下载积分：1分
在运行真实芯片时，芯片的各个时间参数和我们真实生活中使用的时间是相同的。在仿真的时候，我们也有自己的时间，这个时间是仿真器虚拟出来的，与真实的时间不一定相同。 复杂的电路行为往往在时间上有很强的前...
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verilog-hdl语言的多功能波形发生器设计
大小：697K 更新时间：2018-09-15 下载积分：1分
本文主要探索了应用EDA灵活可重复编程和方便在系统重构的特性，以Verilog HDL为设计语言，将硬件功能以软件设计来描述，提高了产品的集成度，缩短开发周期。所设计的波形发生器可产生正弦波（sina_wave）、锯齿波（...
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Verilog-HDL高级编程技术课件
大小：1M 更新时间：2018-09-15 下载积分：1分
加法、乘法作为基本的运算，大量应用在数字信号处理和数字通信的各种算法中。由于加法器、乘法器使用频繁，所以其速度往往影响着整个系统的运行速度。如果可实现快速加法器和快速乘法器的设计，则可以提高整个系统的...
