上传资源列表
-
Verilog-HDL高级程序设计举例
大小：1M 更新时间：2018-09-15 下载积分：1分
一个四位串行加法器由4个全加器构成。全加器是串行加法器的子模块，而全加器是由基本的逻辑门构成，这些基本的逻辑门就是所说的叶子模块。这个设计中运用叶子模块（基本逻辑门）搭建成子模块（全加器），再用子模块...
-
使用Verilog-HDL设计2位-16进制计数器
大小：50K 更新时间：2018-09-15 下载积分：0分
实验目的： 学习计数器的设计、仿真和硬件测试方法。 实验内容及步骤： 1.使用Verilog HDL设计2位 16进制计数器,由DE2的KEY0输入计数值，在HEX1，HEX0上显示计数值。 ...
-
-
Verilog中条件编译命令-`ifdef、`else、`endif-用法
大小：46K 更新时间：2018-09-15 下载积分：1分
一般情况下，Verilog HDL源程序中所有的行都参加编译。但是有时候希望对其中的一部份内容只有在条件满足的时候才进行编译，也就是对一部分内容指定编译的条件，这就是“条件编译”。有时，希望当满足条件时对一组语...
-
数字系统设计与Verilog-HDL(第4版)[王金明][电子教案]-l第1章
大小：1M 更新时间：2018-09-15 下载积分：0分
将较高层次的设计描述自动转化为较低层次描述的过程◆行为综合：从算法表示、行为描述转换到寄存器传输级（RTL）◆逻辑综合：RTL级描述转换到逻辑门级（包括触发器）◆版图综合或结构综合：从逻辑门表示转换到版图表...
