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WLAN产品中低噪声时钟产生电路设计技巧
资料介绍
WLAN 产品中的低噪声时钟产生电路主要通过锁相环（PLL）来实现的,对 PLL 从线性系统角度进行分析与推导,给出-种从实践中总结出的优化环路参数的方法-噪声贡献分析法,通过噪声贡献大小有针对性地对 PLL 系统中各模块的参数进行优化,从而实现低噪声目标.通过在 TSMC 65 nm 工艺流片和测试,时钟的 RMS 噪声小于 5 ps,总功耗小于 6 mW,面积 0.25 mm2,达到行业较好水平.
Our low jitter clock generator is achieved by PLL in SoC of WLAN application. So this paper discusses the PLL design flow which is based on linear system model and gives a method which optimized the loop parameters by noise contributions. The RSM jitter can achieve 5 ps, the maximum power is 6 mW and area is 0.25 mm2 under TSMC 65 nm .This PLL IP achieved the good results in the industry.
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