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Verilog编写的加减6路可逆计数器，用于FPGA对6路脉冲信号的计数
资料介绍
Verilog编写的加减6路可逆计数器，用于FPGA对6路脉冲信号的计数
部分文件列表
| 文件名 | 大小 |
| CPLD/ | |
| CPLD/1from6.v | 1KB |
| CPLD/cnt_top.asm.rpt | 7KB |
| CPLD/cnt_top.done | |
| CPLD/cnt_top.fit.rpt | |
| CPLD/cnt_top.fit.smsg | 1KB |
| CPLD/cnt_top.fit.summary | 1KB |
| CPLD/cnt_top.flow.rpt | 7KB |
| CPLD/cnt_top.map.rpt | |
| CPLD/cnt_top.map.smsg | |
| CPLD/cnt_top.map.summary | |
| ... | |
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资料：bitboy
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