推荐星级:
  • 1
  • 2
  • 3
  • 4
  • 5

Verilog经验浅谈,学习Verilog语言的几点感悟总结

更新时间:2018-08-15 20:48:47 大小:15K 上传用户:messiceding查看TA发布的资源 标签:verilogFPGA 下载积分:1分 评价赚积分 (如何评价?) 打赏 收藏 评论(0) 举报

资料介绍

学习了几年FPGA语言,把之前的一些经验分享给大家,希望对有兴趣的朋友能有所帮助。


一:基本

Verilog中的变量有线网类型和寄存器类型。线网型变量综合成wire,而寄存器可能综合成WIRE,锁存器和触发器。

 

二:verilog语句结构到门级的映射

1、连续性赋值:assign

连续性赋值语句逻辑结构上就是将等式右边的驱动左边的结点。因些连续性赋值的目标结点总是综合成由组合逻辑驱动的结点。Assign语句中的延时综合时都将忽视。

 

2、过程性赋值:

过程性赋值只出现在always语句中。

…………

部分文件列表

文件名 大小
学习Verilog语言的几点感悟总结.docx 15K

全部评论(0)

暂无评论

上传资源 上传优质资源有赏金

  • 打赏
  • 30日榜单

推荐下载