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利用SystemverilogUVM搭建SOC及ASIC的RTL验证环境

更新时间：2019-09-08 21:47:49 大小：13M 上传用户：sun2152查看TA发布的资源 标签：systemverilog 下载积分：1分 评价赚积分 （如何评价?） 打赏 收藏 评论(0) 举报

资料介绍

基于SV+UVM搭建SOC/ASIC验证平台

UVM-l.1中提供了一个UBUS的例子，但是该例子对于刚刚入门的人来说还是需要一定时间去消化的，本文对该例子进行一步一步的简化，可以帮助理解。

[1-1]如何顺序的写UVM平台（1）-Basic

1.平台可以在前期规划好，但是对于搭建平台的人来说，调试永远是最大的问题，如果都将一个个component都写完了，调试起来还是有点痛苦的，所以我更倾向于一步一步的调试平台；先写一个可以pass的基本平台，然后在不断的扩展该平台，最后在各个component中加入所需要的function或者task。当然，当对搭建平台数量以后，现在基本对平台中的component一次性搭建完成，然后调试并添加需要的function或者task即可。

2.最简单的UVM平台，一个interface，一个DUT，一个TOP，一个test，一个ENV就可以工作了，然后慢慢的添加各个component；

3.写interface

4.写top module，在top中例化DUT，interface 和DUT在top中include


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