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SystemVerilog验证方法学介绍
资料介绍
1SystemVerilog验证方法学介绍
芯片验证中虽然传统验证方法尽力保持技术更新步伐以适应设计尺寸以及复杂度的增加，但验证依然是当前SoC以及可重用IP模块设计中面临的最大挑战。解决这个问题的方法是采用有丰富语义支持的标准语言，以及可重用，覆盖率为驱动的验证方法学。
这是文章中的第一部分：介绍由SystemVerilog硬件设计验证标准语言支持的验证方法学。此方法学在《VMM for SystemVerilog》一书中有全面介绍。
《VMM for SystemVerilog》致力于如何建立一个可升级，可预期，可重用的验证环境，使得用户能充分利用断言性，重用性，验证平台自动生成，覆盖率，形式分析以及其他先进验证技术特点，从而帮助解决RTL以及系统级中验证技术问题。如此一个环境能在芯片迈出成功第一步时增加用户验证信心。《VMM for SystemVerilog》目的是针对所有SoC，IP项目建立一个高效，可控验证过程。《VMM for SystemVerilog》来源于业界领先的ARM公司，Synopsys 公司（新思科技）及其客户经验。
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