SJ 30016-2018 HDL代码编写指南

更新时间：2023-09-05 20:45:53 大小：15M 上传用户：xuzhen1 查看TA发布的资源 标签：hdl 下载积分：4分评价赚积分（如何评价?）打赏收藏评论(0) 举报

资料介绍

范围本指导性技术文件规定了HDL代码编写的基础规则和HDL代码编写的方法。本指导性技术文件适用于采用HDL语言进行IP设计、FPGA/ASIC/SoC设计的可综合的RTL代码及仿真向量的代码编写。 2 缩略语 ASIC—application specifid mtegrated eircuit下列缩略语适用于本指导性技术文件D INFOR集成电路 CPLD——complex prourammable logic device，复杂可编程逻辑零件EDA——electronrs design automatic，电子设计自动化： FPGA—field proguammable gate array，现场可编程门阵列： FSM--finite state machine，有限状态机 HDL——hardware description language 硬件描述语言IP——interhectual property，知识产权；RTL+ register transfor levol寄有器传输级；SoC system on chip，片上系统： VHDL -v high speog ntegrated circult hardwan description lensuage，VHDL言. 文件类型为可选项，表明当前文件所包含的内容。具体的命名规则定义如下： tb（testbench）表示测试平台文件： task 表示仅含任务的文件；func（function）表示仅含函数的文件 def（define）表示仅含宏定义的文件。后缀为当前文件的类型，VHDL文件后缀为 vhd，Verilog文件后缀为v，其它文件按照惯例定文c）每个文件最多只能包含一个模块。 3.1.3 实体、模块实体、模块的命名应能体现出其描述的功能，命名应遵照以下规则： a）实体、模块名称不应超过16个英文字符；b）实体、模块及其实例化名一律采用小写英文字母；c）实体、模块名必须与该实体、模块的文件名保持一致；d）实体、模块实例化名使用"u-实体/模块名”，利用数字后缀处理多例化情况， 3.1，4 VHDL 编码中的结构体 VHDL结构体命名应遵照以下规则： a） “beh”表示行为描述的结构体；b） “str”表示结构描述的结构体 c） “rtl”表示寄存器描述的结构体。注：本指导性技术文件中适用于 Verilog 语言的规则，在规则前加"Verilog"关键字进行标识：适用于 VHDL语言的规则，在规则前加“VHDL."关键字进行标识；无“Verilog"或“VHDL"关键字标识的规则为通用规则。 3.1.5 过程、任务与函数过程、任务和函数命名应遵照以下规则： a）过程、任务和函数名称不应超过 16 个英文字符；b）过程、任务和函数名称应采用小写英文字母。 3.1.6 信号、变量信号、变量命名应遵照以下规则： a）信号、变量名称不应超过 32个英文字符： b）信号、变量名称应采用小写英文字母；c）同一个时钟源驱动的时钟在不同模块和设计层级采用相同的时钟信号名称；d）使用同一复位信号的所有模块采用一致的复位信号名称： e）应采用降序排列定义总线，例如 VHDL，使用（x downto 0），Verilog，使用[x：0] 对状态变量命名使用不同的后缀。例如_cs命名为当前状态，_ns命名为下一状态；m）n）寄存器数据输入信号如果与寄存器同名，则添加后缀“_i”或者“_in”；悬空信号名称后缀为“_nc”；o）测试相关信号名称后缀为“_t” p）在不同的层级上可使用统一的信号名；模块输入信号添加后缀“_i”，输出信号添加后缀“_o”。 3.1.7 常量、自定义类型、宏定义、参数常量、自定义类型、宏定义、参数命名应遵照以下规则： a）常量、自定义类型、宏定义、参数名称不应超过16个英文字符；b）常量、自定义类型、宏定义、国数名称士律采用大写英文字母。