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sdr中通用可编程零次群复分接芯片及其板级验证系统设计
资料介绍
根据SDR中零次群数字复、分接具体参数及性能要求，论文首先确定了零次群数字复、分接系统的设计方案，并通过大量的实验和仿真验证了该方案的可行性。然后采用Quartus 11软件对可编程零次群数字复、分接芯片进行设计、综合、仿真验证，并进行了局部的版图设计。最后采用Altium Designer软件完成了板级验证平台设计，并完成了硬件平台的装配、联调、下载和测试。实际的硬件测试结果充分证明了可编程零次群数字复、分接芯片设计的可行性和板级验证系统运行的可靠性。
论文完成的主要工作以及创新点如下：
（1）研究了数字、模拟锁相环等多种时钟提取方法，结合等精度测量的基本思想提出了一种新型快速的时钟提取方案，进而实现了对零次群数据的自适应复、分接。（2）设计实现了一种微控制器+U盘的FPGA脱机重构方案，可软加载海量配置数据；并与其它脱机重构方案进行了比较
（3）实现了一种前向纠错和具有快速同步特性的误码测试功com
（4）完成了基于FPGA的SDR中通用可编程零次群数字复、分接soc芯片设计，并进行了局部的版图设计。
（5）设计完成并实现了通用可编程零次群数字复、分接系统板级验证平台。平台支持TTL、串口、音频、等多种零次群数据输入，支持DUC.TTL，HDB3和网络4种合路数据输出，符合SDR系统接口规范，具备开放性、可软加载功能。完成了样机演示实测。
部分文件列表
| 文件名 | 大小 |
| sdr中通用可编程零次群复分接芯片及其板级验证系统设计.pdf | 8M |
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