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存储芯片的NAND闪存测试模式与DFT可测试性设计.docx
资料介绍
存储芯片的NAND闪存测试模式与DFT可测试性设计
1 引言
可测试性设计（Design for Test, DFT）是NAND闪存芯片设计中不可或缺的环节，通过在芯片内部集成测试电路，实现制造测试和在线自检。在3D NAND的千层堆叠中，测试覆盖率和测试效率面临新的挑战。本章系统分析NAND闪存的DFT架构、测试模式设计和良率提升策略。
2 DFT架构
2.1 测试模式
NAND闪存的测试模式包括：
1. 正常模式：标准读写操作
2. 测试模式：通过专用测试码激活，执行测试功能
3. 修复模式：熔丝编程，替换失效单元
4. 调试模式：访问内部寄存器，调试固件问题
2.2 测试电路
1. BIST（内置自测试）：自动执行测试算法，无需外部ATE
2. 边界扫描（JTAG）：通过JTAG接口访问内部测试电路
3. 模拟测试总线：访问感测放大器、电荷泵等模拟电路
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