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一种静电保护电路的版图设计研究

更新时间：2020-05-31 17:54:05 大小：1M 上传用户：xiaohei1810查看TA发布的资源 标签：静电保护 下载积分：5分 评价赚积分 （如何评价?） 打赏 收藏 评论(0) 举报

资料介绍

国内存储器芯片快速发展,芯片的制造工艺不断提升,国内逻辑主流工艺发展到28nm工艺节点,非挥发性存储器NANDFlash发展到24nm工艺节点。芯片被广泛应用到各种电子产品中,集成电路芯片的ESD失效占用很大比例。它的可靠性问题越来越被关注,静电保护电路的设计和优化显得尤为重要。提出一种有效的静电保护电路版图,节约芯片面积,从而实现对芯片管脚的静电保护。

With the rapid development of memory chips in China,the manufacturing process of memory chips has been improved mainstream logic technology in China has developed to 28 nm process nodes,and the non-volatile memory NAND Flash has developed to 24 nm process ps are widely used in various electronic products,and the ESD failure of IC chips accounts for a large reliability has been paid more and more design and optimization of the electrostatic protection circuit is particularly this paper,an effective electrostatic protection circuit layout is proposed to save chip area and realize the electrostatic protection of chip pins.

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