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用于FPGA计算系统的通用低延迟NoC路由器架构
资料介绍
提出了一种新颖的经济高效，低延迟的虫洞路由器，用于针对FPGA量身定制的分组交换NoC设计。这被设计为在系统级可扩展，以充分利用基于FPGA的系统的特性和约束，而不是定制ASIC技术。一个关键特性是它实现了每跳仅两个周期的低分组传播延迟，包括路由器流水线延迟和链路遍历延迟 - 这是对现有FPGA设计的显着增强 - 同时在性能和硬件复杂性方面非常具有竞争力。它还可以配置为各种网络拓扑，包括1-D，2-D和3-D。已经对一系列缩放参数进行了详细的设计空间探索，并且呈现和讨论了各种设计权衡的结果。通过利用丰富的构建可重构逻辑和布线资源，我们能够创建一个新的可扩展的片上FPGA路由器，具有高维度和连接性。所提出的架构可以轻松迁移到许多FPGA系列，以提供灵活，强大且经济高效的NoC解决方案，适用于高性能FPGA计算系统的实现。
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| generic-noc-fpl11.pdf | 242K |
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