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FPGA UART通讯模块，基于verilog HDL语言
资料介绍
FPGA UART通讯模块，基于verilog HDL语言
部分文件列表
| 文件名 | 文件大小 | 修改时间 |
| uart.map.rpt | 25KB | 2011-06-07 15:26:48 |
| uart.map.summary | 1KB | 2011-06-07 15:26:48 |
| uart.pin | 39KB | 2011-06-07 15:27:00 |
| uart.qpf | 1KB | 2011-05-05 10:04:14 |
| uart.qsf | 4KB | 2011-06-07 15:26:40 |
| uart.qws | 1KB | 2011-05-25 12:22:26 |
| uart.sof | 687KB | 2011-06-07 15:27:08 |
| uart.sta.rpt | 225KB | 2011-06-07 15:27:08 |
| uart.sta.summary | 1KB | 2011-06-07 15:27:08 |
| uart_assignment_defaults.qdf | 49KB | 2011-06-07 15:26:30 |
| db/logic_util_heursitic.dat | 9KB | 2011-06-07 15:26:56 |
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