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静态时序分析FPGA
资料介绍
时序约束：是指在逻辑综合，布局布线或静态时序分析时，在综合工具，布局布线工具或sta工具中指定信号的频率/周期，占空比，时延等约束条件，EDA工具根据给定的约束条件来工作。
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| 文件名 | 大小 |
| FPGA-静态时序分析(STA).ppt | 1M |
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