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FPGA简易数字频率计设计.
资料介绍
本设计是基于FPGA的一个简易数字频率计，利用Verilog硬件描述语言设计实现了频
率计内部功能模块，采用了等精度测量的方法，并结合NIOS软核CPU嵌入FPGA，构成SOPC
系统，利用NIOS软核对数据浮点运算处理，管理人机交换界面实时显示，跟传统FPGA+单
片机的多芯片系统方案相比更加灵活，系统体积小和功耗小等优势，具备软硬件在系统可
编程的功能。
本设计测量频率的方法采用的是等精度测量法，相比直接测频法和测周法有精度更高
的特点。前端信号输入调理采用宽带放大器AD811对微弱信号进行放大，经过比较器整形
调理后，FPGA进行采用测量，系统实时性好，精度高。
关键词：等精度频率计FPGANIOS Verilog
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| 文件名 | 大小 |
| 基于FPGA简易数字频率计设计.pdf | 2M |
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