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应用于FPGA芯片时钟管理的锁相环设计实现

更新时间：2018-08-05 17:39:59 大小：2M 上传用户：杨义查看TA发布的资源 标签：fpga 下载积分：0分 评价赚积分 （如何评价?） 打赏 收藏 评论(2) 举报

资料介绍

该文档为应用于FPGA芯片时钟管理的锁相环设计实现讲解文档

摘 要: 设计了一种嵌入于 FPGA 芯片的锁相环, 实现了四相位时钟、倍频、半整数可编程分频、可调节相位输出 功能, 满足对于 FPGA 芯片时钟管理的要求. 锁相环采用了自偏置结构, 拓展了锁相环的工作范围, 缩短了锁定时 间, 其阻尼系数以及环路带宽和工作频率的比值都仅由电容的比值决定, 有效地减小了工艺、电压、温度等对电路 的影响. 锁相环采用 0. 18 m CMOS 数字工艺, 嵌入复旦大学自主研发的 FPGA 芯片 FDP, 经过流片验证, 实现 了工作频率范围10~ 600 MHz, 整体电路功耗仅为 29 mW, 锁定时间小于 4 s, 峰峰值抖动小于 145 ps.

 关键词: 现场可编程门阵列; 自偏置技术; 锁相环; 时钟管理


随着现场可编程门阵列( field pro grammable g ate array, FPGA) 的集成度不断增大, 在高密度的 FPGA 中, 片上时钟的分布质量就变得越来越重要. 因此, 许多 FPGA 芯片在片内构架了延迟锁相环 ( delay locked loop, DLL) 或锁相环( phase locked loop, PLL) 单元, 用于片内的时钟管理, Xilinx 芯片主 要集成的是 DLL [ 1] , Altera 芯片集成的是 PLL [ 2] . 

相对于 DLL, PLL 具有一系列的优势: 工作频率范围更宽、具有频率合成和时钟恢复的功能、对参考 时钟要求不严格. 因此, 随着芯片工作频率的不断提高, 越来越倾向于使用 PLL. 以 Xilinx 公司为例, 前期 的 FPGA 产品主要是采用 DLL 来管理 FPGA 时钟, 最新的 Virtex5, Virtex6 芯片中则开始采用以 PLL 为核心的时钟管理模块 [ 3] , 实现时钟零延迟缓冲、频率综合和时钟相移等功能. 

但是, 传统的锁相环一般来说是模拟电路, 设计和制造过程中的复杂性高, 对噪声的干扰十分敏感[ 4] , 而数字电路在其工作翻转过程中将产生严重的电源和衬底噪声. 同时, 数字电路的工艺无法提供高精度的 多晶硅电阻, 并且电源电压抖动较大. 工艺、电压和温度的变化会导致锁相环环路参数的不稳定性, 给锁相 环设计带来了很大的困难, 因此锁相环在数字工艺下难以集成. 

基于 J. M aneatis 提出的自偏置技术[ 5] , 本文设计了适用于 FPGA 芯片时钟管理锁相环. 采用了一种 新颖的电荷泵结构, 以 0. 18 m 的数字工艺流片成功, 实现了宽频率工作范围、快速锁定以及低时钟抖 动. 同时, 通过分频电路组合和相移电路实现了倍频、2~ 16 半整数分频以及可调节相位输出, 满足了 FPGA 芯片时钟管理的要求.

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