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简谈FPGA学习中亚稳态现象
资料介绍
大家好，又到了每日学习的时间了，今天我们来聊一聊FPGA学习中，亚稳态现象。说起亚稳态，首先我们先来了解一下什么叫做亚稳态。亚稳态现象：信号在无关信号或者异步时钟域之间传输
时导致数字器件失效的一种现象。接下来主要讨论在异步时钟域之间数据传输所产生的亚稳态现象，以及如何降低亚稳态现象发生的概率（只能降低，不能消除），这在FPGA设计（尤其是大工程中）是非常重要的。
亚稳态的产生：所有的器件都定义了一个信号时序要求，只有满足了这个要求，才能够正常的在输入端获取数据，在输出端输出数据。正常的数据传递是：在触发时钟沿前必须有一小段时间(Tsu)用来稳定输入信号（0 or1）,触发时钟沿之后需要有一小段特定的时间（Th）再次稳定一下，最后再经过一个特定的始终到输出延时（Tco）后才有效。如果数据的传递过程违反了这个时间约束，那么寄存器输出就会出现亚稳态，此时输出的诗句是不稳定的（在0和1之间游荡）。但是这种现象并不是绝对的，但是我们在实际设计中应当尽量避免这种现象。
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