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基于视频行场消隐期的大容量FLASH存储控制器

更新时间：2019-12-25 10:14:27 大小：4M 上传用户：xiaohei1810 查看TA发布的资源 标签：flash 存储控制器 下载积分：1分评价赚积分（如何评价?）打赏收藏评论(0) 举报

资料介绍

为克服传统大容量FLASH视频存储控制器时序设计复杂、缓存资源要求较高的缺点,设计了一种利用视频行场信号消隐期进行时序控制的FLASH视频存储控制器.该控制器基于FPGA时序设计,利用视频行场同步信号消隐期时间写入FLASH的读出和写入控制命令.由于无需缓存资源即可实现多级流水线的设计,提高了时序控制效率,简化了时序设计过程.基于Verilog硬件描述语言,设计了3级流水线和并行控制时序,数据达120 MB/s,实现了对2 048pixel×1 752 pixel/15 frames高速视频数据的实时存储与回放.仿真与实验结果均表明,系统时序设计正确,大容量FLASH阵列读写操作正常,可实现视频数据的采集、存储、回放等多种功能.

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第23卷第4期

V01．23 No．4

Apr．2015

光学精密工程

and Precision

Engineering

Optics

2015年4月

文章编号1004—924X(2015)04—1153—08

基于视频行场消隐期的大容量FLASH存储控制器

杨金宝。，李

飞，郄军伟

(北京环境特性研究所光学辐射重点实验室，北京100854)

摘要：为克服传统大容量FLASH视频存储控制器时序设计复杂、缓存资源要求较高的缺点，设计了一种利用视频行场

信号消隐期进行时序控制的FLASH视频存储控制器。该控制器基于FPGA时序设计，利用视频行场同步信号消隐期

时间写入FLASH的读出和写入控制命令。由于无需缓存资源即可实现多级流水线的设计，提高了时序控制效率，简化

048

了时序设计过程。基于Verilog硬件描述语言，设计了3级流水线和并行控制时序。数据达120 MB／s，实现了对2

752

frames高速视频数据的实时存储与回放。仿真与实验结果均表明，系统时序设计正确，大容量

pixelX

pixel／1

FLASH阵列读写操作正常，可实现视频数据的采集、存储、回放等多种功能。

关键词：FLASH存储控制器；大容量FLASH；现场可编程门阵列(FPGA)；消隐期

文献标识码：A

doi：10．3788／OPE．20152304．1153

中图分类号：TP333．5；TN941

_capacityFLASH video

controller base on

Large

storage

of line and field

blanking period

signals

YANG

Jin—bao“，LI Fei，QIE Jun—wei

Radiation

Institute

(Science and

Optical

Laboratory，Beijing

100854，China)

Technology

Environmental

Features，Beijing

*Co，．rPs户072di行g author，E-mail：yangJinba020054723@126．com

time

FLASHvideo

controller

the

of line and field

to control

Abstract：A

signals

large

storage

using

blanking period

of and

complex timing design

resource

was

to overcome the

cache

sequence

designed

disadvantages

Gate

of traditional ones．The controller was

based on the Field

Programming

Array

requirements

designed

control commands were

could be

on the

(FPGA)and its

and

FLASH

line and field

signals

reading

this

writing

input

without cache

blanking period．In

way，the multistage pipeline

implemented

and cache resources were

saved．Additionally，a

greatly simplified

resources，design

was

control

was

timing

three-stage pipeline

realizes the real—time

based on the

software

frames in

and

Verilog

describing language，which

storage

playback

120

designed

of 2048

video data with the

rate as

Mg／s．

high speed

that the

high

pixel× 1752 pixel／15

throughput

and

correct，and

large

_capacityFLASH

Simulation

results show

experiment

system timing design

such as real-

and

can

muhifunction

accomplish operations

array reading

writing operation

right．The design

video

and the

high speed

time

data．

control，storage

playback

Gate

Array

words：FLASH

FLASH；Field Programming

storage controller；large capacity

Key

(FPGA)；blanking period

收稿日期：2014一11—28：修订日期：201^{5一01—22．}

基金项目：航天创新基金资助项目(No．K3010199S142)

万方数据

光学精密工程

第23卷

048×

式为16bit YUV信号，图像分辨率为2

引

言

752，帧频为15 Hz／s，接口为Camerlink，通过

DS90CR286解串器输入至FPGA。

与传统的固态存储器相比，FLASH(又称闪

FPGA通过Verilog硬件描述语言编程设

计，CCD相机采集的视频数据经过时序控制，将

图像数据存人大容量FLASH阵列中。当接收到

回放命令时，FPGA读出存在FI。ASH阵列中的

图像，并产生相应的行场同步信号，经

DS90CR285串行器后通过Camerlink接口输出

至上位机进行显示。

存)具有体积小、重量轻，存储容量大，掉电不丢失

等性能，被广泛应用于机载、星载设备的存储单元

中[1{]。但FLASH编程写入时间较长，导致平均

写人速度较低，难以满足高速视频数据的存储要

求[6。7]。现场可编程门阵列(Field

Gate

Program—mable

Array，FPGA)具有触发器资源丰富，可重

复编程等优点，十分适于高精度时序控制领

域[8‘10I。传统的处理方法以FPGA为时序控制

器，通过引入流水线技术和并行技术来提高数据

吞吐率。但该方法时序控制较为复杂，且消耗大

量的缓冲存储资源，对FPGA的性能要求也较

高[11’13]。本文提出一种新的利用图像行场同步信

号消隐期时间间隙有效写入准备指令的方法，使

得在视频有效数据写入或读出前，读写操作的准

备指令均在消隐期内完成，且视频有效数据无需

额外的缓冲存储，从而简化了时序设计，大大提高

了存储效率。

电源部分为控制器供电，其将12 V输入电压

通过DC—DC模块变换为不同的电压源，为各电子

器件供电。

外围接口部分包括控制器的各类接口及其电

路。上级系统通过接口电路向控制器发送控制指

令，以决定其进行读操作还是写操作等。

FLASH控制器原理设计

3．1传统FLASH读写分析

大容量FLASH的数据读写接口采用数据／

地址复用的读写控制方式。用户对FLASH进行

读写操作时，主要是与其内部的控制器进行信息

交互。本设计采用镁光FLASH芯片，单片容量

为4 Gb，数据／地址总线宽度为8位，地址共有40

2控制器硬件组成

基于FPGA的大容量FLASH视频存储控

制器要完成数据的采集、存储、回放等功能。其硬

件架构包括FPGA、大容量FLASH存储阵列、电

源和外围接口等。总体结构原理如图1所示。

位，分为行地址(ROW)和列地址(COL)。

048

FLASH每页的存储区长度为2

Byte，空闲区

长度为64 Byte。

当对FLASH进行读写操作时，在主时钟clk

节拍下，产生控制信号WE和RE。在控制信号

的边沿节拍下，FPGA控制器发送控制命令操作

和地址信息。FLASH内部控制器接收到该类指

令后对内部存储空间进行相应的读写操作。读时

序如图2(a)所示，写时序如图2(b)所示。

由FLASH读写原理可知，FLASH的读出

与写入均需要等待时间，特别是FLASH写入，每

页需要200肚s的编程时间，这大大降低了器件的

读写速度；另外，在写入或读出页数据时，需要额

外的读操作指令和写操作指令，需要近10个WE

写周期，因而在高速视频数据的存储中需要改进

时序设计。

图1 时序控制器组成图

General structure of

controller

timing

Fig．1

Device，

电荷耦合器件(Charge Coupled

CCD)相机用于产生高分辨率视频信号，其数据格

万方数据

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