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面向存算一体芯片的模拟计算阵列中ESD保护电路设计从I-O到核心电路.docx

资料介绍

面向存算一体芯片的模拟计算阵列中ESD保护电路设计从I/O到核心电路

——从片内ESD网络到全芯片保护的可靠性方案

引言

静电放电(ESD)是存算一体芯片面临的主要可靠性威胁之一。在存算一体芯片中,模拟计算阵列的ESD保护设计面临独特的挑战:模拟电路对寄生电容敏感,ESD保护器件的寄生电容可能影响模拟电路的精度和带宽;存算一体阵列的I/O数量多,需要大量的ESD保护器件。从I/O引脚到核心电路,ESD保护网络需要覆盖芯片的所有端口,确保芯片在ESD事件中不受损伤。本文系统分析面向存算一体芯片的模拟计算阵列中ESD保护电路设计,从I/O到核心电路的保护方案。

ESD事件与失效机理

ESD模型

存算一体芯片面临的ESD事件模型:

1. 人体模型:通过1.5kΩ电阻和100pF电容放电,峰值电流约1.3A2kV HBM),上升时间约2ns10ns

2. 充电器件模型:芯片自身带电后通过引脚放电,峰值电流可达10A20A,上升时间小于0.5ns

3. 机器模型:通过电阻和200pF电容放电,峰值电流约4A200V MM),上升时间约5ns10ns

ESD失效机理

ESD事件在存算一体芯片中引起的失效:

1. 栅氧化层击穿ESD高压导致晶体管栅氧化层的电场强度超过击穿阈值,造成永久性击穿。

2. 结烧毁ESD大电流在PN结处产生局部高温,导致结烧毁。

3. 金属熔融ESD大电流在金属互连中产生焦耳热,导致金属熔融和开路。


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