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DRAM电容器制造技术高深宽比柱状电容刻蚀与沉积.docx
资料介绍
DRAM电容器制造技术——高深宽比柱状电容的刻蚀与沉积
摘要
DRAM电容器的制造是DRAM工艺中最具挑战性的环节之一。电容器需要存储足够的电荷以可靠地区分"0"和"1"，同时尺寸持续微缩。电容器深宽比已接近100:1，高度约1000纳米，直径仅数十纳米。需要在孔壁上沉积数纳米厚的多个无缺陷层，形成金属-绝缘体-金属（MIM）结构。本文从电容器结构、高k介电材料、刻蚀与沉积工艺等维度，系统分析DRAM电容器制造技术。
一、电容器结构
DRAM电容器采用柱状结构，从下到上包括：下电极（TiN）、高k介电层（如ZrO2/Al2O3/ZrO2叠层）、上电极（TiN）。电容器深宽比已接近100:1，蚀刻出又直又窄的孔轮廓极为困难。
二、高k介电材料
为在有限面积内保持足够的电容值，DRAM电容器采用高k介电材料。ZrO2/Al2O3/ZrO2（ZAZ）叠层是主流方案，等效氧化层厚度（EOT）小于1nm。HfO2等新材料也在研究中。
三、刻蚀工艺
电容器孔的刻蚀需要极高的深宽比和垂直度控制。硬掩模需要更厚，光刻胶需要更厚。深反应离子刻蚀结合低温刻蚀技术，可提高刻蚀速率和垂直度。
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| DRAM电容器制造技术高深宽比柱状电容刻蚀与沉积.docx | 37K |
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