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芯片设计中的时钟域交叉与同步技术.docx
资料介绍
芯片设计中的时钟域交叉与同步技术
一、引言
时钟域交叉（CDC）是芯片设计中常见且容易出错的问题。当数字电路中存在多个不同频率或不同相位的时钟时，数据需要在不同时钟域之间传输。CDC处理不当会导致亚稳态问题，引起电路功能错误，是芯片设计验证中的重点检查内容。
二、亚稳态问题
2.1 亚稳态的产生
当触发器的建立时间和保持时间不满足时，触发器的输出进入亚稳态，既不是逻辑0也不是逻辑1，而是在两者之间振荡。亚稳态的传播会导致整个电路的功能错误。
2.2 亚稳态的解决
双级触发器同步是最常用的亚稳态解决方法，通过两个串联的触发器降低亚稳态传播的概率。两级同步器的MTBF通常可以满足芯片的可靠性要求。
三、CDC同步技术
3.1 双级触发器同步
双级触发器同步适用于单比特信号的跨时钟域传输。第一级触发器采样输入信号，可能进入亚稳态，第二级触发器在下一个时钟周期采样第一级的输出，亚稳态概率大幅降低。
3.2 异步FIFO
异步FIFO适用于多比特数据的跨时钟域传输。FIFO使用格雷码编码读写指针，格雷码的相邻值只有一位变化，降低了跨时钟域传输时的错误概率。
3.3 握手协议
握手协议使用请求和应答信号同步数据传输，适用于低速数据的跨时钟域传输。
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