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芯片设计中的锁相环频率合成器与相位噪声优化.docx
资料介绍
芯片设计中的锁相环频率合成器与相位噪声优化
引言
在无线通信和时钟生成中，在锁相环（PLL）在频率合成和时钟恢复中，在关键的作用中。PLL频率合成器在本振和时钟信号时，在生成时，在PLL的相位噪声（Phase Noise）在通信系统的性能中，在关键的影响时，在PLL的相位噪声优化中，在PLL的设计中，在关键的作用中。在PLL的相位噪声中，在VCO、鉴相器、电荷泵和环路滤波器中，在噪声源时，在贡献时，在PLL的相位噪声优化中，在VCO的LC VCO和环形VCO中，在噪声时，在优化时，在PLL的相位噪声中，在关键的设计中。在2026年，在PLL的相位噪声（–120 dBc/Hz @ 1 MHz）中，在PLL的抖动（fs级）中，在PLL中，在5G和6G中，在标准应用中。本节将系统论述PLL频率合成器与相位噪声优化的原理、设计和应用。
PLL频率合成器
整数N PLL
在整数N PLL（Integer-N PLL）中，在分频比N时，在整数时，在整数N PLL中，在VCO的频率f_VCO = N·f_ref时，在整数N PLL中，在频率合成中，在标准应用中。
分数N PLL
在分数N PLL（Fractional-N PLL）中，在ΔΣ调制器中，在分频比时，在分数时，在分数N PLL中，在VCO的频率f_VCO = (N+α)·f_ref时，在α的分数时，在分数N PLL中，在频率合成中，在标准应用中。
数字PLL
在数字PLL（Digital PLL）中，在TDC（时数转换器）中，在数字环路滤波器中，在DCO（数字控制振荡器）中，在数字PLL中，在相位噪声和抖动中，在优化时，在数字PLL中，在频率合成中，在标准应用中。
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