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数字化DC-DC变换器的控制器结构优化

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资料介绍

针对现有的数字化DC-DC变换器的控制器结构,基于FPGA从DPWM控制策略、采样控制策略和计算控制策略方面对系统进行优化.控制器运算单元采用浮点乘累加器实现,保证了运算精度,同时提出实时运算控制策略和基于查表法的整型转浮点和浮点转整型转换器,从而减少了开关管导通时间的计算时间;提出优化的采样和PWM策略,能够消除采样保持和计算过程所带来的控制器输出延迟;采用基于二阶Σ-Δ的DPWM和双模式补偿算法,消除极限环的同时保证了控制器的快速的动态响应能力.实验证明:利用上述方法能够得到具有快速动态响应而又无极限环现象的稳定输出.

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V01．13 No．5

第13卷第5期

机

与

控

制

学

ELECTRIC MACHINES AND CONTROL

2009年9月

Sep．2009

数字化DC-DC

器的控制器构化

王超1，

来1，沈毅2

(1．哈

-r 大学深圳研究生院，广深圳518055；2．哈

工

大学航天学院，黑江哈

150001)

摘要：

有的数字化DC— DC

器的控制器构，基于FPGA从DPWM控制策略、采

控

制策略和算控制策略方面

系

行

化。控器运算元采用浮点乘累加器

，保了运

算精度，同提出

开关管

的控制器出延；采用基于二 ∑_△的DPWM和双模式

运算控制策略和基于表法的整型浮点和浮点整型

；提出化的采和PWM策略，能消除采保持和

算法，消除极限的同

明：利用上述方法能得到具有快速

器，从而减少了

通

的

算

程所

保

来

了控

制器的快速的

响

能力。

响

而又无极限

象的

定

出。

程

关

：可

列；数字脉

制控制器；DC— DC

器

中

分

号：TM46

文献

志

：A

文章号：1007— 449X(2009)05— 0695— 07

Controller architecture

method for

optimization

digitally

controlled DC．DC converters

WANG

Yi2

Cha01，ZHANG

Dong．1ail，SHEN

of Shenzhen

Institute of

Technology，Shenzhen ¹8055，China；

(1，School

Graduate，Harbin

2．School

Astronautics，Harbin Institute of

Technology，Harbin 150001，China．)

was

Abstract：An

level and

architecture

controller

Gate

was described at functional

presented．It

optimized

with

digital

of the included

system

designed

FPGA(Field· Programmable

Array)．Optimization

scheme and

Pulse

Width

DPWM(Digital

Modulation)scheme，sampling

computation scheme．Computa—

tional

was

the

unit．At

arithmetic based

accuracy

guaranteed by floating-point

multiply— accumulative

sanle

time

and

converters were

based on

tables and real-

time，fast

integer— float

float— integer

developed

look— up

clocks

brought

s‘2heme which can

and

reduce the

the float— -

computation

duty· -time

greatly

computation

Width

were

avoid

ing— point operations．Sampling

PWM(Pulse

Modulation)scheme

optimized

PWM _delaycaused

and hold the

by sampling

computation process．Hiigh precision digital pulse— width

modulator based on second— order

dual-mode

method

compensator

sigma— delta concept(三一ADPWM)and

were

here to eliminate

and at

same time to maintain fast

re— -

the

implemented

steady Limit— -Cycle

dynamic

results show that the architecture call

stable

with fast

converter

sponse．Experimental

dynamic response．

Key words：field

bring

no— limit— cycle output

width modulation

programmable gates array；digital pulse

controller；DC— DC

收稿日期：2008一Ol— 16

作者介：王超(1979一)，男，博士研究生，研究方向

力系数字信号理；

子与

，研究方向控制科学与工程。

来(19r73一)．男，教授，博士生

(1965一)，男。教授，博士生

。研究方向

力

；

沈

万方数据

机与控制学

第13卷

Management Unit)、

相

(PLL)、DC．DC控制器

引

言

用

(DC．DC controller) 成。

相

生80 MHz

随着

域

DC— DC

器功率密度、

出

信号作 DC— DC控制器和源管理元的

入信号。

精确度和

响

要求的不断提高，新的控制理

与方法开始在Dc．DC

器中得到用¨。21。数

DC．DC控制器的参数由源管理元从EEP—

字化源的控制器采用数字控制方式，易于

各

ROM

行取。用可以通 RS232收器行

种控制算法，但是有的微控制器或者是性能达不

到要求，或者是于复不适合用于数字化源，

控制器参数置，然后参数会被保存在EEPROM存

器内。源管理元可以

外部流信号

因此，近年来

研究越来越多。文献[3— 5]描述了量化噪声

字化DC．DC控制器的影响和极限生的条

件及抑制方法；文献[6— 8] 述了如何用抖

乏．△等技提高DPWM的精确度；文献[9— 10]

述数字化DC— DC控制器的，通

数字化DC— DC控制器用IC的

(over．current

protection)和复位信号(reset)从而控

数

制DC．DC控制器的工作状。3个功率拓扑分

3个DC— DC控制器， 2表示了控制器RTL原

和

理

。控制器

模 ctrl包括error、compensator、

dpwm三个子模；模 compensator又包括core、

化

些

化

calculate、F2I、12F四个子模。功率拓扑的

模数 error与参考

出

程可以提高系的性能和效率；文献[11一

12]采用了基于模糊控制和自适方法的控制律

方法。

，

模

行比

形成差信号。模 compensator通控制律

占空比，然后由基于二 ∑一△

差

行

理

本文的目的是化控制器构，

DC-DC控制器lC ，工作在高的开关率，并

合考功耗、复程度、具有最小的芯片

采用硬件描述言(hardware descrip-

，主要从功能方面

数字化

数字脉

信号，从而达到

pensator中模 core 核心控制元，利用整型一

浮点 12F、浮点乘累加器calculator和浮

F2I 算PWM占空比。

制的模 dpwm根据占空比生PWM

定

出

的目的。模 tom·

且能

面

。

模

tion

language，HDL)

行

点一整型

模

述，所描述的系用可

grammable

程

列(field— pro-

gate array，FPGA)

，首先从基于HDL

的

开始，然后行分析、合、仿真，最后通

。考极限，本

了基于14位基于差反 ∑-△的DP—

器采用浮点运算，能

防止数据溢出并且能保精度，但是浮点运算占

多的周期，因此在要求高的数

FPGA

文

行

到

二

WM，核心DPWM 8位。

用

响

字化DC— DC控制器

用

少，本文提出了基于

表

1数字化DC-DC

器

构

法的快速浮点一整型

、整型一浮点

。另外，通

和

算

Block

of the

controlled

digitally

diagram

converter

Fig．1

控制律算法，解决了此

策略的整体

采

制

程

DC．DC

，消除了采保持和

所

来的控制延

。

1数字化DC— DC控制器构

的DC．DC控制器是基于FPGA的用IC

。控制器的 80MHz，开关

率312．5kHz，采用12位AD 器、14位基于

差反 ∑．△的DPWM， 1表示了控制器的基

构，系由基本功率拓扑(Power

数字

入

率

二

本

Stage)、多路

模

开关(AMUX)、模数

器(ADC)、RS232收

2模 ctrl与compensator的RTL原理

RTL schematic of ctrl module and

the

器(RS232 Transceiver)、EEPROM存器、

Power

助

Fig．2

the

module

compensator

源(Auxiliary

Supply)、源管理元(Power

万方数据

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