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基于cyclone2 (EP2C8Q) FPGA 设计的由锁相环改变时钟Verilog源码Quart

更新时间：2023-09-21 16:09:49 大小：400K 上传用户：铁蛋锅查看TA发布的资源 标签：cyclone2ep2c8qfpga时钟verilog 下载积分：7分 评价赚积分 （如何评价?） 收藏 评论(0) 举报

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基于cyclone2 (EP2C8Q) FPGA 设计的由锁相环改变时钟Verilog源码Quartus9.0工程文件

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文件名文件大小修改时间
基于cyclone2 (EP2C8Q) FPGA 设计的由锁相环改变时钟Verilog源码Quartus9.0工程文件/Quartus/db/PLL_TEST.(0).cnf.cdb3KB2010-09-13 16:31:08
基于cyclone2 (EP2C8Q) FPGA 设计的由锁相环改变时钟Verilog源码Quartus9.0工程文件/Quartus/db/PLL_TEST.(0).cnf.hdb1KB2010-09-13 16:31:08
基于cyclone2 (EP2C8Q) FPGA 设计的由锁相环改变时钟Verilog源码Quartus9.0工程文件/Quartus/db/PLL_TEST.(1).cnf.cdb1KB2010-09-13 16:31:08
基于cyclone2 (EP2C8Q) FPGA 设计的由锁相环改变时钟Verilog源码Quartus9.0工程文件/Quartus/db/PLL_TEST.(1).cnf.hdb1KB2010-09-13 16:31:08
基于cyclone2 (EP2C8Q) FPGA 设计的由锁相环改变时钟Verilog源码Quartus9.0工程文件/Quartus/db/PLL_TEST.(2).cnf.cdb2KB2010-09-13 16:31:08
基于cyclone2 (EP2C8Q) FPGA 设计的由锁相环改变时钟Verilog源码Quartus9.0工程文件/Quartus/db/PLL_TEST.(2).cnf.hdb1KB2010-09-13 16:31:08
基于cyclone2 (EP2C8Q) FPGA 设计的由锁相环改变时钟Verilog源码Quartus9.0工程文件/Quartus/db/PLL_TEST.asm.qmsg2KB2010-09-13 16:32:04
基于cyclone2 (EP2C8Q) FPGA 设计的由锁相环改变时钟Verilog源码Quartus9.0工程文件/Quartus/db/PLL_TEST.asm_labs.ddb5KB2010-09-13 16:32:02
基于cyclone2 (EP2C8Q) FPGA 设计的由锁相环改变时钟Verilog源码Quartus9.0工程文件/Quartus/db/PLL_TEST.cbx.xml1KB2010-09-13 16:31:56
基于cyclone2 (EP2C8Q) FPGA 设计的由锁相环改变时钟Verilog源码Quartus9.0工程文件/Quartus/db/PLL_TEST.cmp.bpm1KB2010-09-13 16:32:00
基于cyclone2 (EP2C8Q) FPGA 设计的由锁相环改变时钟Verilog源码Quartus9.0工程文件/Quartus/db/PLL_TEST.cmp.cdb13KB2010-09-13 16:32:06
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