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基于CPLD的并行数字量存储器设计
资料介绍
存储测试技术是建立在超大规模集成电路现代测试技术。存储测试系统是为完成存储测试目的而设计的物理系统，它工作在高温、高压、强冲击振动、高过载等恶劣环境和紧凑设计条件下，自动完成被测信息的实时采集与存储记忆。本系统主要由三路并行数据接口，RAM，CPLD芯片，以及计算机的外设组成。设计电路中CPLD主要起时序控制作用，在由计算机发出选择其中一路数据进行存储的处理请求后，经由CPLD来控制选通三路数字最中的一路数据，然后数据通过数据电缆被读取到存储器中并进行存储。数据存储完毕，当计算机发出读取数据请求后，通过CPLD的控制作用，存储后的数字量按照EPP模式从RAM经由并行接口读入到计算机中，通过软件实现显示和检测，本存储系统实现的是一个动态的存储过程。
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| 文件名 | 大小 |
| 基于CPLD的并行数字量存储器设计.pdf | 410K |
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