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CoWoS封装技术从2.5D到3D的AI芯片集成平台.docx
资料介绍
CoWoS封装技术：从2.5D到3D的AI芯片集成平台
1 引言
CoWoS（Chip-on-Wafer-on-Substrate）是台积电的2.5D封装平台，通过硅中介层（Silicon Interposer）实现多芯片的高密度互连，是AI加速器封装的主流方案。从HBM与GPU的集成到Chiplet架构的落地，CoWoS在AI算力芯片中扮演着不可替代的角色。本章系统分析CoWoS的技术原理、代际演进、产能瓶颈和竞争格局。
2 CoWoS技术原理
2.1 硅中介层
CoWoS的核心是硅中介层，通过TSV实现芯片与基板的垂直互连。硅中介层采用65nm/28nm工艺制造，包含微凸块、RDL和TSV三层互连结构。HBM通过微凸块与硅中介层连接，实现超过1TB/s的带宽密度。
2.2 CoWoS-S/R/L
台积电提供三种CoWoS变体：
1. CoWoS-S：带硅中介层，最高密度互连
2. CoWoS-R：使用RDL中介层，成本较低
3. CoWoS-L：使用局部硅互连桥（LSI），兼顾性能和成本
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