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存算一体芯片的Chiplet封装与互连设计.docx
资料介绍
存算一体芯片的Chiplet封装与互连设计
1 引言
Chiplet架构是存算一体芯片实现规模化扩展的关键技术，通过将存储芯粒、计算芯粒和控制芯粒分别制造后封装集成，可在不增大光罩尺寸的前提下提升算力。本章系统分析存算一体芯片的Chiplet封装方案、片间互连设计和系统集成方法。
2 Chiplet架构
2.1 分解方案
存算一体芯片可分解为：存储芯粒（DRAM/SRAM/ReRAM阵列）、计算芯粒（存算宏单元阵列）和控制芯粒（RISC-V核、I/O接口）。
2.2 工艺节点分配
计算芯粒可使用28nm成熟工艺，控制芯粒使用12nm先进工艺，存储芯粒使用专用存储工艺。不同工艺节点的优化分配可降低整体成本。
3 片间互连
3.1 UCIe接口
UCIe标准定义芯粒间互连的物理层和协议层，支持标准封装和先进封装两种配置。
3.2 硅中介层
Chiplet通过硅中介层实现高密度互连，互连间距约40-55μm，带宽密度>1TB/s/mm。
4 封装方案
4.1 2.5D封装
Chiplet在硅中介层上平面排列，通过TSV连接基板。2.5D封装技术成熟，适合中等规模的存算一体芯片。
4.2 3D封装
Chiplet垂直堆叠，通过混合键合实现高密度互连。3D封装在存算一体芯片中可实现更短的互连距离。
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