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VHDL基本逻辑源码
资料介绍
用VHDL语言编写的基本逻辑门源码，有全加器，半加器，分频器，可加可减计数器，跑马灯等等
部分文件列表
| 文件名 | 文件大小 | 修改时间 |
| 全加器/add1.asm.rpt | 6KB | 2014-01-11 23:50:54 |
| 全加器/add1.bdf | 9KB | 2014-01-11 23:50:36 |
| 全加器/add1.done | 1KB | 2014-01-11 23:52:04 |
| 全加器/add1.fit.rpt | 158KB | 2014-01-11 23:50:04 |
| 全加器/add1.fit.summary | 1KB | 2014-01-11 23:51:46 |
| 全加器/add1.flow.rpt | 6KB | 2014-01-11 23:50:50 |
| 全加器/add1.map.rpt | 12KB | 2014-01-11 23:50:32 |
| 全加器/add1.map.summary | 1KB | 2014-01-11 23:51:44 |
| 全加器/add1.pin | 58KB | 2014-01-11 23:50:10 |
| 全加器/add1.qpf | 1KB | 2014-01-11 23:51:30 |
| 全加器/add1.qsf | 3KB | 2014-01-11 23:51:12 |
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