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用于电荷域流水线ADC的子级电路版图布局方式

更新时间：2020-10-24 10:17:20 大小：915K 上传用户：gsy幸运查看TA发布的资源 标签：adc 下载积分：1分 评价赚积分 （如何评价?） 打赏 收藏 评论(0) 举报

资料介绍

对电荷域流水线ADC子级电路结构和原理进行了分析,并设计了一种基于普通CMOS工艺、适用于高速高精度电荷域流水线ADC的子级电路版图布局方式。基于0.18μm 1P6M 1.8 V CMOS工艺,采用所设计的子级电路版图布局方式和高精度金属-金属电容匹配技术,完成了典型电荷域子级电路的版图设计,并成功运用于一种14位250MSPS电荷域流水线ADC中。测试结果表明该ADC电路在240MSPS采样条件下对于20.1 MHz的输入信号得到的SNR为70.5 d BFS,功耗为230 m W,面积为2.6×4 mm^2,版图设计较好地实现了ADC电路性能。

The circuit structure and the scheme of the sub-stage for charge domain pipelined ADC is analyzed. And a new floor-planning method of the sub-stage circuit suitable for high speed high precision charge domain pipelined ADC based on CMOS process is designed. Based on the newly designed floorplanning method of the sub-stage circuit and a high precision metal-on-metal capacitor matching technique,the layout design of typical charge domain sub-stage circuit has been finished and successfully used in a 14-bit 250 MSPS charge domain pipelined ADC in 0. 18 μm CMOS 1P6 M 1. 8 V process. Test results show the 14-bit 250 MSPS ADC achieves the SNR of 70. 5d BFS with 20. 1 M...

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